El mandato de cero errores en el silicio
En el diseño de hardware, el coste de una «alucinación» es absoluto. Una sola condición de carrera o infracción de protocolo en el código RTL para un nodo de proceso de 5nm puede dejar un juego de máscaras de $10 millones inutilizable. Los asistentes LLM estándar suelen producir una sintaxis que parece correcta pero contiene fallos semánticos.
Veriprajna implementa un «Formal Sandwich» para el diseño de semiconductores: envolviendo la generación neuronal de código dentro de un bucle de verificación formal mediante bancos de pruebas UVM y aserciones de SystemVerilog.
El flujo de trabajo de «EDA agéntica» garantiza que el código de hardware generado esté demostrado matemáticamente libre de interbloqueos e infracciones de protocolo antes de la síntesis.