Construimos canalizaciones de verificación personalizadas que envuelven LLM de pesos abiertos ajustados (fine-tuned) alrededor de tu motor formal existente (JasperGold, VC Formal, Questa Formal o SymbiYosys) y se ejecutan íntegramente en tu propio hardware. Ningún RTL sale de tu red. Sin dependencia de un único proveedor. Con criterio firme sobre las aserciones de SystemVerilog, honestos sobre lo que la verificación formal puede y no puede probar, y con fluidez en RISC-V, AXI4 y la economía del tape-out a 3 nm.
14 %
éxito en el primer silicio
Wilson / Siemens 2024
$10–40M
juego de máscaras, de 5 nm a 3 nm
SemiAnalysis 2024
70 %
respins causados por la deriva de especificaciones
Wilson / Siemens 2024
El estudio de Verificación Funcional 2024 de Wilson Research Group / Siemens EDA situó el éxito en el primer silicio en el 14 %, la cifra más baja en veinte años de seguimiento. En 2020 era del 32 %. La causa no es una ingeniería perezosa. Es la complejidad superando a las herramientas de verificación, una especificación que muta más rápido que el testbench, y una nueva clase de fallo que los LLM generalistas introducen en el RTL. Vemos cinco modos de alucinación en código HDL que la industria aún no ha nombrado con claridad.
Código que no compila. Detectado por Verilator, Icarus o el front-end de síntesis en segundos. Esta es la clase que la industria ya sabe manejar.
Los LLM entrenados con Python y C escriben Verilog como si las sentencias se ejecutaran secuencialmente. Usan asignaciones bloqueantes (=) dentro de bloques always_ff sincronizados por reloj, donde se requieren las no bloqueantes (<=). El simulador puede planificar los eventos en un orden que enmascara la condición de carrera. La síntesis produce una lógica diferente. El silicio se bloquea (deadlock).
El código compila y pasa el 90 % de las pruebas dirigidas. Luego afirma WVALID antes de AWREADY, o mantiene VALID alto mientras cambia los datos, o viola una subcláusula enterrada en la página 84 de la especificación AMBA. El chip funciona en el banco de pruebas interno y se cuelga en el momento en que se conecta a un controlador de memoria de terceros. Detectamos esto con bibliotecas SVA preverificadas para cada protocolo, no con más ciclos de simulación.
El LLM genera una propiedad SVA. El motor formal la prueba. Tú envías a fabricar. La propiedad era trivialmente verdadera porque el antecedente nunca se activa. Esto es peor que no tener verificación, porque tienes un certificado que dice "probado" sobre un diseño con errores. Cualquier flujo formal que no ejecute comprobaciones de vacuidad es puro teatro. Siemens lleva advirtiéndolo desde 2017 y el sector sigue entregando herramientas sin ello.
Los LLM ven nombres de señales, no dominios de reloj. Conectan una señal del dominio de CPU a 2 GHz directamente a un flip-flop del dominio de periférico a 400 MHz, omiten el sincronizador de doble flip-flop, y la simulación no puede detectarlo porque la sim de RTL no modela la metaestabilidad. Accellera abrió un estándar de interoperabilidad CDC/RDC/Glitch en 2024 precisamente porque la fragmentación entre SpyGlass, Questa CDC y Conformal CDC estaba rompiendo el sign-off.
Por qué esto importa en dólares: El 70 % de los respins son causados por cambios de especificación, no por errores puros de lógica (datos de Wilson / Siemens 2024). Por lo tanto, un flujo de verificación que solo detecta errores de lógica aborda un subconjunto. Las clases 2 a 5 anteriores son el subconjunto que aún arruina los tape-outs, porque eluden la simulación y solo aparecen en el silicio. Un respin a 5 nm cuesta $10M en máscaras más un retraso de cronograma de 3 a 6 meses. En un ciclo de producto de 18 meses, un retraso de 6 meses puede borrar la mitad de los ingresos de toda la vida del producto.
Tus alternativas reales no son teóricas. Son los tres gigantes de EDA (a quienes casi con seguridad ya pagas), seis startups de IA agéntica bien financiadas que te abordan en DVCon y DAC, los integradores de sistemas Big 4, y las consultorías formales especializadas. No tenemos ningún producto que venderte frente a ellos. Te ayudamos a elegir, integrar y operar la combinación correcta.
| Opción | Lo que realmente hacen | Fortalezas | Carencias honestas |
|---|---|---|---|
| Cadence JasperGold, Cerebrus AI Studio, ChipStack Super Agent |
Motor formal de referencia (gold-standard). Implementación digital multibloque guiada por RL. Super agente de IA agéntica anunciado en feb. 2026. | JasperGold es la herramienta formal de referencia. Profunda integración con foundries. ~30 % del mercado de EDA. | El precio histórico de referencia de JasperGold ($225K base + $45K/asiento) está fuera del alcance de la mayoría de las startups de aceleradores de IA / RISC-V en etapa temprana. Las funciones agénticas cloud-first no cumplen los requisitos on-prem sensibles a la propiedad intelectual. |
| Synopsys VC Formal, DSO.ai, AgentEngineer |
Flujo de trabajo agéntico L4 (AgentEngineer, marzo de 2026), con una productividad reclamada de 2 a 5x. Exploración del espacio de diseño basada en RL. La adquisición de Ansys por $35B añade multifísica. | La base de clientes más profunda. Toda gran fabless ya tiene un contrato de VC Formal. AgentEngineer es la pila agéntica de proveedor más creíble hoy en día. | Los flujos personalizados con criterio firme no son su negocio. No te dirán que uses un modelo de pesos abiertos ni SymbiYosys. Los talleres pequeños reciben una atención de plantilla. |
| Siemens EDA Questa Formal, Questa CDC, Catapult HLS |
Sólida franquicia de Questa formal y CDC. Publica el estudio Wilson. La trayectoria más profunda en automoción ISO 26262. | Experiencia en cualificación de automoción. Buena propuesta de CDC / RDC. Paquetes de cualificación de herramientas listos. | Su propuesta de IA agéntica va por detrás de Cadence y Synopsys. Menos foco en el ecosistema RISC-V. |
| ChipAgents $74M en total, feb. 2026 |
Diseño y verificación de RTL multiagente. Demostración en DVCon 2026 de análisis de causa raíz multiagente sin intervención humana. | La propuesta agéntica pura más sólida. Matter Ventures (respaldada por TSMC), Bessemer, Micron, MediaTek y Ericsson en la tabla de capitalización. | Plataforma en la nube. La vía de despliegue on-prem / air-gapped no está clara para clientes sensibles a la propiedad intelectual. La integración en un flujo de sign-off Jenkins/CI existente sigue siendo de hágalo usted mismo. |
| Normal Computing $85M+ en total, mar. 2026 |
Auto-formalización: el LLM traduce la intención del ingeniero a propiedades formales y las prueba. Samsung Catalyst lideró la última ronda. Programa ARIA Scaling Compute. | El par más cercano en la tesis de LLM + formal. Afirma que la mitad de las 10 principales firmas de diseño de semiconductores usan Normal EDA. Entregó silicio real (CN101). | Producto, no consultoría. No encaja si necesitas un ajuste (fine-tuning) personalizado sobre tu corpus RTL propietario o la integración en un flujo heredado que no vas a desmantelar. |
| Axiomise Consultoría formal especializada |
App formalISA desplegada en Ibex, CVA6, cheriot-ibex, 0riscy, cv32e40p, WARP-V. Encontró más de 65 errores en Ibex, incluidos seis errores de salto de la unidad de depuración. | La trayectoria más creíble en verificación formal de RISC-V de la industria. Hallazgos de errores reales y publicables. Profunda experiencia en ISA. | Equipo pequeño. Solo métodos formales; sin generación de SVA asistida por LLM, sin propuesta de LLM on-prem, sin integración con la ola de IA agéntica. |
| Big 4 / grandes SI Accenture, Deloitte, Wipro, HCL |
Grandes prácticas de servicios de VLSI / verificación. Plantilla disponible de inmediato. | Escala. Entrega offshore. MSA existente con tu departamento de compras. | Economía de body-shop. La arquitectura de verificación de IA con criterio firme no es su negocio. El socio que te vendió el contrato nunca ha escrito una propiedad SVA en su vida. |
| Veriprajna Construcción personalizada y neutral respecto al proveedor |
Ajustar (fine-tune) un LLM programador de pesos abiertos sobre tu corpus RTL, envolverlo alrededor de cualquier motor formal que ya poseas, conectarlo a tu Jenkins/CI, y añadir métricas de vacuidad y cobertura. Todo en tu propio hardware. | Ningún producto que empujarte. On-prem / air-gapped por defecto. RISC-V, AXI4, la depuración de RISC-V y la economía de la cobertura formal son nuestra zona de confort. Honestos sobre lo que la verificación formal puede y no puede hacer. | No reemplazamos tu motor formal. No entregamos una herramienta cualificada ISO 26262 propia. La deriva de especificaciones y el cambio organizativo son problemas que la consultoría no puede resolver; solo podemos diseñar para sortearlos. |
La información de precios, financiación y producto refleja divulgaciones públicas hasta principios de 2026. Verifica siempre los términos actuales directamente con cada proveedor.
Cada contrato es personalizado. Estas son las cinco formas que la mayoría de los clientes fabless terminan solicitando, y las elecciones con criterio firme que tomamos dentro de cada una.
Un modelo programador de pesos abiertos ajustado (Qwen 2.5 Coder, DeepSeek Coder, Llama 3.3 o Mistral Large) ejecutándose en tu propio clúster de H100 o H200, envuelto alrededor de cualquier motor formal que ya poseas. Cero RTL sale jamás de tu red.
A lo que recurrimos: vLLM para la inferencia, adaptadores LoRA por familia de IP para que los pesos base permanezcan compartidos, RAG local sobre tus documentos de especificación y el historial de errores pasado, y una fina capa de orquestación que llama a JasperGold, VC Formal, Questa Formal o SymbiYosys a través de sus API de Tcl/Python. El LLM nunca ejecuta el solucionador. Escribe propiedades e interpreta contraejemplos.
Por qué esto no es una API alojada: porque tu RTL es propiedad intelectual de máximo valor (joya de la corona) y tu CISO no va a firmar un acuerdo de procesamiento de datos con una startup estadounidense o europea fundada el año pasado.
Bibliotecas de aserciones SystemVerilog preconstruidas para el cumplimiento de AXI4, AXI4-Lite, APB, AHB y TileLink, además de la detección de hazards del pipeline de RISC-V, el scoreboarding de la unidad de carga-almacenamiento (Load-Store Unit), la corrección de la unidad de depuración y la comprobación de acceso a CSR, ajustadas a tu ISA de extensión personalizada.
El punto de referencia: Axiomise encontró más de 65 errores en el núcleo Ibex mediante verificación formal, incluidos seis errores de salto de la unidad de depuración que la simulación pasó por alto. La verificación formal funciona en RISC-V. El cuello de botella es la escasez de ingenieros capaces de escribir las aserciones. Construimos la biblioteca para que tu equipo no tenga que hacerlo.
Advertencia honesta: una biblioteca de aserciones curada es más fiable que la generación de un LLM desde cero, pero aún no puede probar la ausencia de toda clase de errores. La complementamos con análisis de cobertura COI (cono de influencia) y basado en mutaciones.
A tu responsable de DV lo están abordando ChipAgents, Normal Computing, MooresLabAI, Silimate, Bronco AI, y los productos agénticos internos de Cadence y Synopsys. Seis productos, seis afirmaciones diferentes, cero benchmarks independientes sobre tu RTL real.
Lo que hacemos: ejecutar un bake-off estructurado de cuatro semanas sobre tu base de código bajo NDA. Mismo conjunto de pruebas, mismo presupuesto de errores, mismos objetivos de cobertura. Un informe honesto que compara la tasa de detección de errores, la tasa de falsos positivos, el esfuerzo de configuración, la deuda de integración y los términos de precio que cada proveedor realmente te ofreció.
Por qué los compradores confían en nosotros para esto: no revendemos ninguno de estos productos. Si la respuesta correcta es "quédate con JasperGold y añade una fina asistencia de LLM", lo diremos.
Cada pull request que toca RTL es revisado por una canalización multiagente antes de que un humano la mire. Un agente analiza el código (lint) y comprueba el estilo. Un segundo ejecuta un conjunto de propiedades formales derivado de los archivos modificados. Un tercero comprueba las rutas de CDC y RDC. Un cuarto genera un resumen legible por humanos con trazas de contraejemplo donde las propiedades fallaron.
Elección con criterio firme: ejecutamos los agentes dentro de tu CI existente (Jenkins, GitLab, BuildKite, el que sea). No reemplazamos tu CI por una plataforma nueva. Los agentes son servicios que la canalización llama. Cuando nos despides, te quedas con la canalización.
Lo que nos negamos a construir: un agente que fusione (auto-merge) RTL sin una revisión humana. El silicio no es un microservicio. No puedes enviar un hotfix a un chip.
Este es el único lugar donde creemos que el aprendizaje por refuerzo para la colocación realmente vale la pena desplegar. Los actores establecidos (Cadence Cerebrus, Synopsys DSO.ai) están ajustados para SoC 2D monolíticos. La ola de chiplet / UCIe ha abierto una nueva clase de problema de floorplanning (longitud de cable entre chiplets, apilamiento térmico, restricciones de pitch de bumps) donde las herramientas públicas son inmaduras.
Lo que construimos: un floorplanner híbrido de recocido simulado (simulated annealing) + RL sobre OpenROAD para la fase de partición de chiplets, con las restricciones térmicas como término de recompensa de primera clase. Comparado (benchmarked) con resultados publicados de ISPD / ICCAD antes de tocar tu diseño.
Reconocemos directamente la controversia de AlphaChip. La crítica de 2023 de Igor Markov mostró que Google Circuit Training tardaba 32 horas donde un recocido simulado afinado tardaba 12,5 horas y una herramienta comercial de Cadence tardaba 0,05 horas. No presentamos el RL como un reemplazo del SA afinado en problemas bien comprendidos. Lo usamos donde el espacio de diseño es genuinamente nuevo y la intuición humana no tiene precedentes de los que partir.
Cada contrato comienza con una fase de definición de alcance de dos semanas sobre un pequeño bloque de tu RTL antes de tocar nada más grande. Preferimos retirarnos en la semana dos a quemar tu cronograma con un encaje deficiente. Cadencia típica para una construcción completa.
Leemos tu especificación, recorremos tu flujo existente, elegimos un bloque representativo (a menudo una interfaz de bus, un árbitro o una sola etapa del pipeline de RISC-V) y ejecutamos sobre él nuestro banco de pruebas formal de referencia. Resultado: un informe escrito con las clases de errores que vemos, las aserciones que construiríamos, y una estimación de coste para el contrato completo. Si la respuesta es "deberías seguir haciendo lo que estás haciendo", lo decimos y solo facturamos las dos semanas.
Pila de LLM on-prem desplegada en tu clúster. Modelo base ajustado con adaptadores LoRA sobre tu corpus RTL. RAG indexado sobre tus especificaciones y tu base de datos de errores pasados. Conexiones a tu motor formal, tu Jenkins/CI y tu rastreador de incidencias. Instrumentamos todo con métricas de cobertura de pruebas, vacuidad y profundidad acotada desde el primer día.
Portamos o escribimos la biblioteca SVA (cumplimiento de protocolo, pipeline, CDC) para tus 3 a 5 bloques de IP principales. Ejecutamos la regresión formal. Clasificamos los hallazgos con tu responsable de DV. Tu equipo es dueño de cada aserción al final de la fase. Sin cajas negras.
Tus ingenieros ejecutan el flujo durante dos sprints completos con nosotros observando. Documentamos cada elección con criterio firme que tomamos para que la siguiente persona pueda entender por qué. Salimos. Retención opcional para el ajuste de regresión si lo prefieres.
Los plazos son rangos honestos, no cifras de ventas. Un bloque de pipeline de 2 etapas puede hacerse en tres semanas. Un núcleo RISC-V completo con extensiones personalizadas se acerca más a los cinco meses. Lo decimos por adelantado y no apretamos para cumplir una fecha artificial.
Tres entradas. Te indica la exposición al coste de máscaras, el retraso de cronograma esperado y los ingresos en riesgo en un solo respin de silicio en tu nodo. Las cifras provienen del estudio 2024 de Wilson Research Group / Siemens, datos recientes de coste de máscaras de SemiAnalysis y ciclos de producto típicos de 18 meses. Úsala en tu próxima revisión de preparación para el tape-out. El resultado recomienda acciones específicas que puedes tomar sin contratarnos.
Exposición al coste de máscaras
por respin, un juego de capas
Retraso de cronograma
rango típico
Ingresos en riesgo
por ventana de mercado perdida
Acciones recomendadas (en orden)
El coste del juego de máscaras se basa en rangos de SemiAnalysis y divulgaciones públicas de TSMC / Samsung. La tasa base de éxito en el primer silicio (14 %) proviene del Functional Verification Trend Report 2024 de Wilson Research Group / Siemens. El impacto en los ingresos asume un ciclo de producto de 18 meses donde un retraso de 6 meses erosiona aproximadamente el 50 % de los ingresos de toda la vida del producto.
Estas son preguntas reales de clientes fabless y RISC-V. Cada respuesta añade una profundidad no cubierta en las secciones anteriores.
No. Cada arquitectura de despliegue que entregamos se ejecuta en tu hardware. Los pesos del modelo ajustado residen en tu clúster. Los adaptadores LoRA con tu ajuste específico de IP residen detrás de tu firewall. La inferencia con vLLM se ejecuta en tus GPU. RAG indexa tus documentos de especificación desde tu propio almacén de documentos. Nuestros ingenieros acceden al entorno a través de tu VPN y SSO estándar con registro de auditoría. Para clientes de defensa, aeroespacial y SCIF entregamos toda la pila en paquetes de actualización offline firmados y no requerimos ninguna conexión saliente desde el entorno. La única excepción es la descarga inicial del modelo base, que se realiza en un sistema no clasificado y luego se transfiere. Si necesitas un air gap más estricto que ese, ya lo hemos hecho.
La vacuidad es el modo de fallo que más nos preocupa, y es la razón por la que cada flujo formal que entregamos ejecuta una comprobación de tres capas. Primero, la comprobación de vacuidad nativa del motor formal (JasperGold y VC Formal ambos tienen una; SymbiYosys necesita un envoltorio que proporcionamos). Segundo, una comprobación de cordura basada en mutaciones donde inyectamos un error en el diseño y confirmamos que la aserción se activa. Una aserción que pasa la vacuidad pero no detecta los errores inyectados no te aporta nada. Tercero, un informe COI (cono de influencia) que muestra exactamente qué señales alcanza cada propiedad. Si una propiedad tiene un COI vacío, es código muerto y lo eliminamos. Estas son las mismas métricas sobre las que Siemens ha estado publicando en Verification Horizons desde 2017 y las tratamos como condiciones mínimas indispensables (table stakes).
No directamente para el sign-off, y no fingiremos lo contrario. ISO 26262 requiere la cualificación de la herramienta (TCL2 o TCL3 según cómo uses la herramienta) con un paquete de cualificación documentado. Synopsys, Cadence y Siemens entregan todos flujos cualificados; una herramienta personalizada asistida por LLM no está en esa lista. Lo que sí construimos para clientes de automoción es una capa de asistencia de IA que se ejecuta junto a la herramienta cualificada, no en su lugar. La herramienta cualificada sigue produciendo la evidencia de sign-off. Nuestra capa acelera la autoría de aserciones, revisa las propiedades en busca de vacuidad y señala las rutas de CDC para inspección humana. La cadena de cualificación de tu herramienta firmada permanece intacta. Los clientes de ASIL D también deberían planificar una revisión de independencia documentada entre la capa de asistencia y la verificación cualificada, que te ayudamos a estructurar.
Podrías. Ambos están bien financiados, son técnicamente creíbles y tienen clientes reales. La razón por la que los equipos acuden a nosotros tras evaluarlos suele ser una de tres cosas. Primero, el modelo de despliegue en la nube no superó su revisión de seguridad (común). Segundo, necesitaban un ajuste (fine-tuning) sobre una ISA de extensión personalizada propietaria que el equipo de producto no pudo priorizar. Tercero, querían una integración personalizada en un flujo de Jenkins / regresión / sign-off existente que el equipo de producto no puede dar soporte sin un contrato de servicios profesionales de seis cifras. Si nada de eso aplica en tu caso, el producto probablemente sea la respuesta correcta y lo diremos. Si sí aplican, construimos la capa personalizada y te dejamos con un sistema que tus propios ingenieros pueden mantener. En los pilotos, recomendamos poner las tres opciones sobre el mismo RTL durante cuatro semanas. El bake-off es barato comparado con una apuesta equivocada.
Creemos que la crítica de Igor Markov era técnicamente correcta en cuanto a las cifras específicas. Google Circuit Training a 32 horas frente a un recocido simulado afinado a 12,5 horas y una herramienta comercial de Cadence a 0,05 horas no es una historia de RL ganando la colocación para los SoC convencionales. Eso no significa que el RL sea inútil para el silicio. Significa que el planteamiento de 2020 era erróneo. Los lugares donde creemos que la colocación con RL se gana su cómputo hoy son el floorplanning de chiplet y 3D-IC donde el espacio de diseño es genuinamente nuevo, el layout analógico consciente de la temperatura donde las herramientas existentes son débiles, y el aprendizaje por transferencia entre familias de IP RISC-V estrechamente relacionadas donde un agente entrenado en tu generación anterior te da un arranque en caliente (warm-start). No presentamos la colocación con RL frente a DSO.ai o Cerebrus en un SoC digital monolítico a 5 nm. Esa es una pelea que perderíamos y que pagarías tú.
Honestamente, este es el problema más difícil en verificación y ninguna herramienta de IA lo resuelve de forma limpia. Lo que hacemos es tratar la especificación como una entrada de primera clase en el flujo de verificación. El LLM vigila el repositorio de la especificación (Confluence, Google Docs, Git, el que uses) y señala las propiedades cuya suposición subyacente ha cambiado. Cuando un revisor marca una sección de la especificación como revisada, las propiedades dependientes se vuelven a ejecutar automáticamente y el informe de diferencias (delta) llega al responsable de DV antes de que cierre la siguiente regresión. Esto no elimina la deriva de especificaciones. Nada lo hace. Hace que la deriva sea visible en horas en lugar de en el silicio. La mayor victoria que vemos en esto es detectar "la especificación cambió hace dos sprints y nadie volvió a ejecutar las propiedades formales afectadas" antes de que se propague por la jerarquía.
No. JasperGold es el mejor motor formal comercial y lo usamos cuando el cliente ya lo posee. Lo que añadimos es la capa de asistencia de LLM por encima (generación de aserciones, interpretación de contraejemplos, comprobaciones de cordura de vacuidad) y una integración de CI que la mayoría de los equipos no se han tomado el tiempo de construir limpiamente. El retorno de tu inversión existente en JasperGold sube, no baja. Si no posees JasperGold y no puedes justificar el precio base + por asiento, normalmente recomendaremos un híbrido de Questa Formal (más barato por asiento) para la regresión masiva y SymbiYosys (de código abierto) para la depuración automatizada de propiedades. Hemos entregado esta pila a startups de IP RISC-V donde una compra de JasperGold no era una opción.
Hemos construido flujos útiles para una startup de IP RISC-V de 6 personas y hemos construido para una empresa de aceleradores de IA de 400 personas. El límite inferior es la presencia de al menos un ingeniero que se sienta cómodo leyendo SVA e interpretando una traza de contraejemplo formal. Si nadie en el equipo puede leer una propiedad SVA, ningún flujo asistido por LLM va a cerrar esa brecha, y deberías contratar o subcontratar esa habilidad antes de trabajar con nosotros o con cualquier otro. Más allá de esa línea base, el contrato escala con cuánto RTL está dentro del alcance. Un solo bloque de interfaz de bus es un trabajo de seis semanas. Un núcleo RISC-V completo con extensiones personalizadas y un tejido de interconexión es de cuatro a seis meses.
Los whitepapers interactivos que fundamentan esta página. Cada uno es el tratamiento técnico más profundo de una sola tesis, escrito para el responsable de DV que quiere ver la matemática, las referencias y las elecciones con criterio firme que tomamos.
La arquitectura "Sándwich Formal", SVA generado por LLM con prueba basada en SMT, refinamiento guiado por contraejemplos, y por qué lo neuro-simbólico supera a los copilotos envoltorio (wrapper) para el hardware. Nuestro artículo ancla sobre LLM + verificación formal para el diseño de semiconductores fabless.
La versión honesta de la historia del RL-para-la-colocación. Dónde el aprendizaje por refuerzo se gana su cómputo (chiplets, 3D-IC, analógico, aprendizaje por transferencia) y dónde el recocido simulado y las herramientas comerciales aún ganan. Incluye nuestra lectura directa de la controversia de AlphaChip / Markov.
Integración de LLM on-prem + motor formal, bibliotecas de aserciones RISC-V y selección de herramientas neutral respecto al proveedor para equipos fabless de 7 nm hasta 2 nm.
Definición de alcance pagada de dos semanas sobre un bloque de tu RTL antes de cualquier compromiso mayor. Si no vemos valor, lo decimos y solo facturamos la fase de definición de alcance.