قانون مور مات. الذكاء الاصطناعي هو مزيل الرجفان: الإلزام الاستراتيجي للتعلم المعزز في معماريات السيليكون من الجيل التالي

الملخص التنفيذي: هاوية السيليكون

تقف صناعة أشباه الموصلات العالمية عند مفترق طرق محفوف بالمخاطر، نقطة انعطاف من المرجح أن يحددها مؤرخو التكنولوجيا كنهاية عصر "التوسع الكلاسيكي". على مدى أكثر من خمسة عقود، سارت الصناعة على إيقاع قانون مور الإيقاعي، الملاحظة التجريبية بأن كثافة الترانزستورات ستتضاعف تقريبًا كل عامين، مما يحقق عائدًا متوقعًا من الأداء والكفاءة. أسست هذه الإيقاعات الاقتصاد الرقمي، مما مكّن كل شيء من ثورة الحاسوب الشخصي إلى صعود الحوسبة السحابية وانتشار الهواتف الذكية على نطاق واسع. ومع ذلك، مع دفع عمليات التصنيع إلى الحدود الذرية لعقد 3nm و2nm والعقد القادمة على مقياس الأنغستروم، توقف محرك التقدم التقليدي. لقد دخلنا عصرًا ترد فيه الفيزياء بالهجوم. انتهى "الغداء المجاني" للتسريعات التلقائية الناتجة عن التصغير الليثوغرافي، واستُبدل بمشهد قاسٍ من الخنق الحراري والنفق الكمي واختناقات التوصيل التي تهدد بإيقاف التقدم الحاسوبي. ¹

الأزمة التي نواجهها ليست مجرد أزمة فيزياء التصنيع؛ إنها أزمة تعقيد التصميم. يُعد نظام الرقاقة المتكامل (SoC) الحديث على الأرجح أكثر قطعة معقدة بنيتها البشرية على الإطلاق، إذ يحتوي على مليارات الترانزستورات منظمة في تسلسلات هرمية معقدة من المنطق والذاكرة والتوصيلات. فضاء التصميم لوضع هذه المكونات —مع التحسين للطاقة والأداء والمساحة (PPA)— يتجاوز عدد الذرات في الكون المرصود. لعقود، تنقل المهندسون البشر، بمساعدة أدوات أتمتة التصميم الإلكتروني (EDA) القائمة على الاستدلالات، في هذا الفضاء عبر الحدس وقواعد الإبهام. اليوم، اصطدم هذا النهج بسقف معرفي صلب. مشكلة وضع مليارات المكونات لتقليل طول الأسلاك والحرارة مع تلبية آلاف القيود الصارمة تتجاوز الحمل المعرفي البشري. الأدوات التقليدية، المعتمدة على خوارزميات مثل التلدين المحاكى المطورة في الثمانينيات، تحبس التصاميم في أمثل محلية، غير قادرة على إدراك التحركات المعمارية الشاملة اللازمة لإطلاق إمكانات الليثوغرافيا فوق البنفسجية القصوى (EUV). ³

يخدم هذا الكتاب الأبيض بيان Veriprajna، ويضع إطارًا لتحول نموذجي من الاستدلالات المتمحورة حول الإنسان إلى التصميم الأصلي للذكاء الاصطناعي. نفترض أن الذكاء الاصطناعي —وبالتحديد التعلم المعزز العميق (RL)— هو مزيل الرجفان الضروري لقانون مور. بإعادة صياغة التصميم الفيزيائي للرقائق ليس كمهمة تحسين ثابتة بل كلعبة تسلسلية تشبه الشطرنج أو Go، نطلق القدرة على اكتشاف معماريات "غريبة": تخطيطات تتحدى التماثل والحدس البشريين لكنها مُتحقق منها فيزيائيًا لتعمل بشكل أسرع وأبرد وأكثر كفاءة. نحلل العمل الرائد لـ AlphaChip من Google والتحقق الصناعي من عمالقة مثل MediaTek وNVIDIA، مما يُظهر أن وكلاء RL ليسوا ألعابًا تجريبية بل محركات الهيمنة على السيليكون الجديدة. ⁶ بالنسبة للمؤسسة، لم يعد الانتقال إلى حلول الذكاء الاصطناعي العميق تجربة بحث وتطوير اختيارية؛ إنه الاستراتيجية الحاسمة للبقاء في عصر ما بعد مور.

1. موت قانون مور والسقف المعرفي

1.1 انهيار التوسع الكلاسيكي

لفهم ضرورة الذكاء الاصطناعي في تصميم الرقائق، يجب أولًا تقدير حجم المشكلة التي يواجهها التوسع التقليدي. كان تنبؤ غوردون مور لعام 1965 في جوهره ملاحظة اقتصادية: مع تصغّر المكونات، أصبح إنتاجها بكميات أكثر اقتصادًا، مما دفع دورة فاضلة للتكامل. لعقود، بقي ذلك صحيحًا. رافق توسع Dennard قانون مور، مما ضمن أنه مع تصغّر الترانزستورات، بقي كثافة طاقتها ثابتة، مما سمح بارتفاع سرعات الساعة دون إذابة الرقاقة.

انهار توسع Dennard في منتصف العقد الأول من الألفية بسبب تيارات التسرب والقيود الحرارية، مما أجبر الصناعة على عصر الأنوية المتعددة. والآن، يترنح قانون مور نفسه. تكلفة الترانزستور في العقد المتقدمة مثل 3nm ترتفع لا تنخفض، بسبب التعقيد الشديد لـ التشكيل المتعدد والليثوغرافيا EUV عالية العدسة العددية (High-NA). علاوة على ذلك، تتضاءل مكاسب الأداء. لقد دخلنا عصر "السيليكون المظلم"، حيث تفرض القيود الحرارية أن نسبة كبيرة من ترانزستورات الرقاقة يجب أن تبقى مغلقة في أي لحظة لمنع الجريان الحراري. انتقل الاختناق من بوابة الترانزستور إلى السلك. في عمليات النانومتر الحديثة، تهيمن مقاومة وسعة التوصيلات النحاسية المجهرية على تأخير الإشارة واستهلاك الطاقة. يمكن لإشارة أن تعبر بوابة منطقية في بيكوثانية لكنها قد تستغرق نانوثانية للعبور عبر الرقاقة عبر متاهة الأسلاك المقاومة. ¹

تعني هذه الحقيقة الفيزيائية أن الترتيب الهندسي للكتل —التخطيط الأرضي— هو المحدد الأكثر حرجًا لأداء الرقاقة. لا يمكن إصلاح تخطيط أرضي ضعيف يطيل المسارات الحرجة بترانزستورات أسرع. تخطيطات "مانهاتن" المفضلة لدى المهندسين البشر —صفوف وأعمدة مستقيمة مرتبة— هي قطع أثرية لقيود التنظيم البشري، لا أمثلة فيزيائية. إنها فعالة للفهم البشري لكنها غير فعالة لتدفق الإلكترونات. ³

1.2 الحمل المعرفي وانفجار فضاء البحث

تعقيد التوليف المنطقي الحديث والتصميم الفيزيائي مذهل. قد يحتوي مسرّع ذكاء اصطناعي عالي المستوى أو معالج خادم على آلاف وحدات الماكرو للذاكرة (SRAMs) وملايين خلايا المنطق القياسية. ترتيبات المواضع الممكنة عدد كبير للغاية يجعل البحث بالقوة الغاشمة مستحيلًا.

يجب على المصممين التحسين في آن واحد لأهداف متعارضة:

1.​ طول السلك (HPWL): تقليل الطول الإجمالي للتوصيلات لتقليل زمن الوصول و الطاقة الديناميكية.

2.​ إغلاق التوقيت: ضمان وصول الإشارات إلى flip-flops ضمن دورة الساعة الدقيقة، عبر مليارات المسارات.

3.​ الازدحام: ضمان وجود مساحة فيزيائية كافية في طبقات المعدن لتوجيه الأسلاك دون دوائر قصر.

4.​ الكثافة الحرارية: توزيع المنطق عالي النشاط لمنع النقاط الساخنة التي تُضعف الموثوقية أو تُطلق الخنق.

يدير المهندسون البشر هذا التعقيد عبر "فرّق تسُد". يقسمون الرقاقة إلى كتل أصغر قابلة للإدارة، يحسّنونها فرديًا، ثم يخيطونها معًا. رغم أنه عملي، يضحي هذا النهج بالأمثلية الشاملة. قد يؤدي تحسين في كتلة واحدة أن يخلق كابوس ازدحام في كتلة مجاورة، لكن المصمم البشري لا يستطيع محاكاة التأثيرات المتموجة لقرار وضع عبر النظام بأكمله ذهنيًا. لقد بلغنا حدود تحسين "العتاد الحيوي" (wetware). ³

1.3 فشل الاستدلالات

صُممت أدوات EDA التقليدية لمساعدة المهندسين البشر عبر أتمتة الجوانب المملة من هذه العملية. تعتمد على "الاستدلالات" —قواعد الإبهام المستمدة من التجربة السابقة. على سبيل المثال، "ضع الكتل المتصلة قريبًا من بعضها" استدلال. رغم أنه سليم عمومًا، يفشل في مراعاة تأثيرات من الدرجة الثانية مثل ازدحام التوجيه أو انخفاض جهد شبكة الطاقة في منطقة كثيفة.

خوارزميات مثل التلدين المحاكى (SA)، المعيار الصناعي للتخطيط الأرضي منذ الثمانينيات، تحاول إيجاد تخطيطات جيدة عبر تحريك الكتل عشوائيًا و"تبريد" النظام للاستقرار على حل. ومع ذلك، لدى SA عيبان قاتلان في السياق الحديث. أولًا، هو بلا ذاكرة . في كل مرة يعمل فيها خوارزمية SA، تبدأ من بذرة عشوائية. لا تتعلم شيئًا من التشغيل السابق، ولا تنقل المعرفة من تصميم جيل سابق من الرقائق. تحرق كميات متفاوتة من الحوسبة لحل نفس فئة المشكلات مرارًا وتكرارًا من الصفر. ثانيًا، تُحبس بسهولة في حدود دنيا محلية . في المشهد وعر ذو الأبعاد العالية لمقاييس PPA (Power, Performance, Area) الحديثة، غالبًا ما تستقر SA على حل "جيد بما فيه الكفاية" لأنها لا تستطيع "رؤية" الأمثل الشامل المخفي خلف سلسلة من التكلفة العالية. ⁴

النتيجة أن تصميم الرقائق يظل عملية تكرارية مكثفة العمالة. تقضي فرق مهندسي التصميم الفيزيائي الخبراء أسابيع أو أشهرًا في ضبط التخطيطات الأرضية يدويًا، ونقل الماكرو يدويًا لإصلاح انتهاكات التوقيت التي فاتتها الأدوات الاستدلالية. هذا اختناق "الإنسان في الحلقة" هو المحرك الأساسي لتفجر التكلفة و زمن الوصول للسوق للسيليكون المتقدم. ¹²

2. التحول النموذجي: تصميم الرقائق كلعبة

2.1 من الاستدلالات إلى الحدس المكتسب

تدعو Veriprajna إلى تحول جذري في فلسفة أتمتة التصميم: الانتقال من الاستدلالات (قواعد ثابتة) إلى الحدس المكتسب (سياسات ديناميكية). كما أن أستاذًا في الشطرنج لا يحسب كل حركة ممكنة بل يعتمد على حدس عميق قائم على مطابقة الأنماط لتحديد أقوى خطوط اللعب، يمكن لوكيل الذكاء الاصطناعي أن يطور "حدسًا" لفيزياء السيليكون.

يُمكّن هذا التحول النموذجي التعلم المعزز العميق (RL) . في هذا الإطار، نعامل التخطيط الأرضي للرقائق ليس كمسألة رياضية تُحل، بل كلعبة تُلعب.

●​ اللوحة: رقاقة السيليكون (اللوحة)، مُقطّعة إلى شبكة من مواقع الوضع.

●​ القطع: مكونات netlist —ماكرو الذاكرة، وتجمعات المنطق، وكتل IP.

●​ الحركات: وضع مكوّن في $(x, y)$ إحداثيات واتجاه محددين.

●​ النتيجة: دالة مكافأة مركبة مستمدة من الصفات الفيزيائية للتخطيط النهائي (طول السلك، الطاقة، المساحة، التوقيت).

باللعب هذه "اللعبة" ملايين المرات على رقائق متنوعة، يتعلم وكيل RL سياسة عامة. يتعلم أن وضع متحكمات الذاكرة قرب واجهة I/O يقلل زمن الوصول. ي تعلم أن ترتيب الوحدات الحسابية في نمط تجمع محدد يقلل الازدحام. والأهم، يتعلم هذه القواعد ليس لأن إنسانًا برمجها، بل لأنه حُوِّم على ذلك. ³

2.2 عملية اتخاذ القرار ماركوف (MDP) للسيليكون

تقنيًا، نُصيغ مشكلة التخطيط الأرضي كعملية اتخاذ قرار ماركوف (MDP).

1.​ فضاء الحالة ($S_t$): في الخطوة $t$، تتضمن الحالة التخطيط الجزئي الحالي (أي الكتل وُضعت)، "قناعًا" للمساحة المتاحة على اللوحة، وتمثيلًا غنيًا بالسمات للكتل غير الموضوعة المتبقية (رسم netlist). يجب أن تلتقط الحالة الطوبولوجيا المعقدة للدارة —أي الكتل متصلة بأي، و بأي قوة. ¹²

2.​ فضاء الفعل ($A_t$): الفعل هو قرار أين نضع الماكرو التالي. في صياغة AlphaChip، تُقطّع اللوحة إلى شبكة (مثلًا، $128 \times 128$)، والفعل هو اختيار خلية شبكة. تختلف عملية اتخاذ القرار التسلسلية هذه عن مواضع التحليل التي تحاول حل جميع المواضع في آن واحد. الطبيعة التسلسلية تسمح للوكيل بتعديل استراتيجيته بناءً على الواقع الناشئ للتخطيط. ¹²

3.​ احتمال الانتقال ($P$): البيئة حتمية؛ وضع كتلة في خلية $(i, j)$ يحتل تلك المساحة بموثوقية ويحدّث خريطة الكثافة.

4.​ دالة المكافأة ($R_t$): هذا هو محرك السلوك. على عكس ألعاب اللوحة ذات إشارة فوز/خسارة متفرقة، يقدم تصميم الرقائق مكافأة كثيفة متعددة الأهداف. المكافأة $R$ is عادةً مجموع مرجّح سالب للتكاليف، بهدف التقليل: ​ ​ $$R = - (\alpha \cdot \text{HPWL} + \beta \cdot \text{Congestion} + \gamma \cdot \text{Density} + \delta \cdot \text{TimingPenalty})$$ ​ ​ حيث HPWL هو Half-Perimeter Wire Length (بديل لطول السلك). يسعى الوكيل لتعظيم المكافأة التراكمية، ما يقابل تقليل تكاليف PPA.12

2.3 ظاهرة التخطيط "الغريب"

من أكثر التحققات المقنعة لهذا النهج الطبيعة البصرية للتصاميم الناتجة. المهندسون البشر، مقيدون بحاجة إلى قابلية الإدارة المعرفية، يفضلون التجميع المنطقي والتماثل. نضع كتل الذاكرة في أعمدة مرتبة والمنطق في مناطق مستطيلة. نسمي هذا تخطيط "مانهاتن" لأنه يشبه بنية كتل المدينة.

وكلاء RL، من ناحية أخرى، غير مثقلين بالحاجة البشرية للنظام البصري. ولاؤهم الأساسي للفيزياء في دالة التكلفة. نتيجة لذلك، غالبًا ما تبدو التخطيطات الأرضية المولّدة بالذكاء الاصطناعي فوضوية للعين البشرية. تتناثر الماكرو في تجمعات غير منتظمة؛ تبدو سحب المنطق بلا شكل. سُمّيت هذه "تخطيطات غريبة" (Alien Layouts). ومع ذلك، عند المحاكاة، تتفوق هذه التكوينات الغريبة باستمرار على التصاميم البشرية. "الفوضى" في الحقيقة شكل أعلى من النظام — تحسين فائق يقلل المسافة الإقليدية للشبكات الحرجة بطريقة لا تستطيع الهندسة البشرية الصارمة تحقيقها. يكتشف الذكاء الاصطناعي أن أقصر مسار للإشارة نادرًا ما يكون خطًا مستقيمًا على محور رئيسي، بل غالبًا نسيجًا معقدًا عبر المساحة المتاحة. هذا هو تأثير "مزيل الرجفان": حقن حيوية غير بديهية ومثلى فيزيائيًا في عملية تصميم راكدة. ⁶

3. ثورة AlphaChip: غوص تقني عميق

3.1 معمارية الاكتشاف

تُعد AlphaChip من Google (كُشفت سابقًا في ورقة Nature لعام 2021) "لحظة سبوتنيك" للذكاء الاصطناعي في EDA. كانت أول إثبات صارم أن وكيل تعلم معزز عميق يمكنه التفوق على فرق بشرية خبيرة على سيليكون تجاري. فهم معمارية AlphaChip ضروري لاستيعاب إمكانات نهج Veriprajna.

الابتكار الجوهري في AlphaChip هو القدرة على إدراك netlist الرقاقة ليس كقائمة نص، بل كرسم بياني. تتفوق الشبكات العصبية التلافيفية القياسية (CNNs) في معالجة الصور (شبكات منتظمة من البكسلات). لكن netlist هو hypergraph —شبكة غير منتظمة من بوابات المنطق متصلة بأسلاك. قد تكون بوابتان متجاورتين في نص netlist لكنهما مقدّرتان لزوايا متقابلة من الرقاقة، أو العكس.

تستخدم AlphaChip شبكة عصبية رسومية قائمة على الحواف (Edge-GNN) مبتكرة.

●​ التضمينات (Embeddings): ينشئ النظام تضمينًا متجهيًا لكل عقدة (ماكرو/تجمع) وكل حافة (سلك) في netlist.

●​ تمرير الرسائل: عبر طبقات متعددة من GNN، تنتشر المعلومات عبر الرسم. "يتعلم" عقدة متحكم الذاكرة أنها متصلة بكثافة بعقدة وحدة المنطق الحسابية (ALU) على بعد ثلاث قفزات. تلتقط التضمينات الناتجة "مركزية" و"جاذبية" كل مكوّن طوبولوجيًا.

●​ شبكات السياسة والقيمة: تُغذّى هذه التضمينات إلى شبكتين عصبيتين. الـ شبكة السياسة تتنبأ بتوزيع احتمال الحركة التالية الأفضل (أين نضع الكتلة الحالية). شبكة القيمة تقدّر الجودة النهائية المحتملة للرقاقة من الحالة الجزئية الحالية، موجهة البحث. ³

3.2 التدريب المسبق والتعلم بالنقل

"القوة الخارقة" لـ AlphaChip، والعامل المميز عن التلدين المحاكى، هي التعلم بالنقل (Transfer Learning) . درّبت Google الوكيل مسبقًا على مجموعة بيانات متنوعة من كتل رقائق —متحكمات الذاكرة، نوى TPU، واجهات PCIe، وتصاميم RISC-V مفتوحة المصدر (مثل Ariane). بالتدرب على هذه المشاهد المتنوعة، تعلم الوكيل مبادئ عامة للتخطيط الأرضي. تعلّم، على سبيل المثال، أن وضع الكتل كثيفة التوجيه في مركز الرقاقة يسبب عادةً ازدحامًا.

عند تقديم كتلة TPU جديدة غير مسبوقة، لم يبدأ الوكيل من الصفر (tabula rasa). بدأ بحدس مُدرَّب مسبقًا. سمح له ذلك بالتقارب إلى تخطيط فائق البشري في ساعات، بينما استغرقت الفرق البشرية أسابيع. مع تصميم الوكيل المزيد من الرقائق (TPU v5e، v5p، Trillium)، ازداد ذكاءً، مما خلق دورة فاضلة للتحسين لا أداة استدلالية تستطيع مجاراتها. ⁶

3.3 مقاييس التفوق

تأثير AlphaChip على أجيال TPU من Google قابل للقياس وعميق.

●​ السرعة: ضغط دورة التصميم من أشهر إلى ساعات.

●​ طول السلك: تقليل كبير في إجمالي طول السلك، يرتبط مباشرة بتقليل السعة واستهلاك الطاقة.

●​ المساحة: التعبئة الأ tighter للماكرو سمحت بتقليل مساحة الرقاقة أو إدراج المزيد من المنطق في نفس البصمة.

●​ التوقيت: حسّن وكيل RL إغلاق التوقيت، مما قلّل عدد مسارات "negative slack" التي تتطلب إصلاحًا يدويًا. ​

في أحدث معالجات Trillium TPU من الجيل السادس، استُخدم AlphaChip لتصميم نسبة أكبر من الكتل، مساهمًا في زيادة 4.7x في أداء الحوسبة الذروي وتحسين 67% في كفاءة الطاقة مقارنة بالجيل السابق.6

4. التحقق الصناعي: دراسة حالة MediaTek

رغم أن نجاح Google قد يُستبعد كميزة فريدة لـ hyperscaler بـ حوسبة لا نهائية، يثبت اعتماد MediaTek، شركة أشباه موصلات fabless تجارية رائدة، جدواه التجارية الواسعة. استخدمت MediaTek مبادئ AlphaChip لتحسين SoCs Dimensity الرئيسية، التي تشغّل ملايين هواتف Android عالميًا.

4.1 Dimensity وثلاثية PPA

استهدف تطبيق MediaTek للتخطيط الأرضي بـ RL ثلاثية سيليكون الجوال المقدسة: Power, Performance, and Area (PPA). في سوق الجوال التنافسي بشدة، يمكن أن يحدد مكسب 5% في عمر البطارية أو تقليل 2% في حجم الرقاقة قيادة السوق.

Table 1: مكاسب أداء MediaTek Dimensity 9400/9500 (منسوبة إلى التصميم والعملية المتقدمين)

Metric	Improvement vs. Previous Gen	Strategic Implication
أداء النواة الواحدة	+35% (Dimensity 9400)	تشغيل أسرع للتطبيقات و استجابة أفضل.
أداء متعدد النوى	+28% (Dimensity 9400)	تعدد مهام محسّن و معالجة في الخلفية.
كفاءة القدرة	+40% (Dimensity 9400)	عمر بطارية أطول بكثير الحياة؛ حاسم لأعباء 5G/AI العمل.
كفاءة GPU	+44% توفير قدرة	ألعاب "بمستوى منصات" على الجوال دون خنق حراري.
معالجة الذكاء الاصطناعي (NPU)	حوسبة 2x / أقل 33% قدرة	يمكّن على الجهاز الذكاء الاصطناعي التوليدي (LLMs وStable Diffusion).

بيانات مركّبة من بيانات صحفية وتحليلات تقنية لـ MediaTek. ¹⁸

بينما هذه المكاسب مركّب من تحسينات عقدة العملية (TSMC 3nm) وتغييرات معمارية (All Big Core) والتصميم الفيزيائي، نسب التنفيذيون في MediaTek صراحة خوارزميات "EDA الذكية" وRL لتمكين التخطيطات الأرضية التي حققت هذه المقاييس. تحديدًا، ساعد وكيل RL في تحسين وضع تسلسلات L3 cache المعقدة و هرميات متحكم الذاكرة، مقللًا طول السلك وزمن الوصول بما يغذي مباشرة أرقام كفاءة القدرة. ⁶

4.2 آثار التموج عبر الصناعة

أثار نجاح MediaTek موجة "FOMO" (الخوف من الفوات) عبر الصناعة.

المنافسون والشركاء على حد سواء يدركون أن تحسين PPA المدفوع بـ RL ضرورة تنافسية.

●​ Samsung Foundry أفادت باستخدام تدفقات مشابهة مدفوعة بالذكاء الاصطناعي لتقليل القدرة بنسبة 8% على كتل حرجة وتحسين التوقيت بأكثر من 50% في أسابيع بدل أشهر. ²²

●​ التحقق الأكاديمي: استشهد أساتذة من Harvard وNYU وGeorgia Tech بنهج AlphaChip كـ"حجر زاوية" للبحث الحديث، مثبتين أن هذا تقدم علمي جوهري، لا مجرد ميزة منتج. ⁶

5. ما وراء التخطيط الأرضي: الخلايا القياسية والتوجيه

تمتد رؤية Veriprajna إلى ما وراء وضع كتل الماكرو الكبيرة. ثورة RL كسرية؛ تنطبق على المقياس الكبير والمقياس المجهري.

5.1 NVIDIA NVCell: التحسين المجهري

بينما ركزت Google على الرؤية "الماكرو"، استهدف NVIDIA Research العالم المجهري لـ تخطيط الخلايا القياسية . الخلية القياسية (مثل بوابة NAND أو Flip-Flop) هي الوحدة الذرية للتصميم الرقمي. تحسين التخطيط الداخلي لهذه الخلايا—ترتيب الترانزستورات و الأسلاك الداخلية—عمل تفصيلي مرهق يشمل فحوصات قواعد التصميم (DRC) المعقدة عند مستوى 3nm/2nm.

يستخدم إطار NVCell من NVIDIA التعلم المعزز لأتمتة هذه العملية.

●​ النهج: يستخدم NVCell مزيجًا من التلدين المحاكى للوضع الأولي ووكيل RL للتوجيه التفصيلي وإصلاح DRC. يتعلم وكيل RL أن "ينظّف" التخطيط، محرّكًا الأسلاك والمنافذ لتلبية قواعد التصنيع مع تقليل المساحة.

●​ النتائج: يولّد NVCell تخطيطات أصغر بنسبة 92% أو مساوية في المساحة لتلك المصاغة يدويًا من مهندسي تخطيط خبراء. ويحقق ذلك بلا تدخل بشري.

●​ الدلالة: بتقليص مكتبة الخلايا القياسية نفسها، تصبح كل رقاقة تُبنى باستخدام تلك المكتبة أصغر وأكثر كفاءة. هذه ميزة مضاعِفة. ⁷

5.2 جبهة التوجيه

العقبة الكبرى التالية هي التوجيه —ربط المكونات الموضوعة بملايين الأسلاك عبر 10-15 طبقة معدن. هذه مسألة حل متاهة ثلاثية الأبعاد بمقياس هائل. الموجّهون التقليديون (مثل بحث A*) يوجّهون الشبكات تسلسليًا. يوجّهون الشبكة A ثم الشبكة B. حين يصلون إلى الشبكة Z، تكون اللوحة مزدحمة، مما يؤدي إلى ازدحام وتحويلات طويلة.

تُطوَّر وكلاء RL لأداء توجيه "واعٍ بالازدحام". بمعاملة التوجيه كمسألة إيجاد مسار متعددة الوكلاء، يستطيع الذكاء الاصطناعي استباق الازدحام. وكيل يوجّه الشبكة A قد يختار مسارًا أطول قليلًا عمدًا ليترك قناة حرجة مفتوحة للشبكة B، التي يعرف (من تضمين GNN) أنها مسار حرج للتوقيت. هذا الاستشراف "التعاوني" مستحيل للاستدلالات التسلسلية لكنه طبيعي لوكلاء RL المدرَّبين على دوال مكافأة شاملة. ⁶

6. نهج Veriprajna: الذكاء الاصطناعي العميق للمؤسسة

تمثل أمثلة Google وNVIDIA قمة البحث والتطوير لدى المزودين الفائقين. غير أنه، بالنسبة لسوق أشباه الموصلات الأوسع—السيارات وإنترنت الأشياء والصناعي والاستهلاكي للإلكترونيات—تبني RL ليس ببساطة استنساخ مستودع GitHub. هناك هوة واسعة بين ورقة بحث مفتوحة المصدر وتدفق إنتاج بدرجة tape-out. توجد Veriprajna لسد هذه الفجوة.

6.1 التمييز بين "الغلاف" و"الذكاء الاصطناعي العميق"

تقدم كثير من الاستشارات اليوم "ذكاء اصطناعيًا لـ EDA" لا يعدو أغلفة LLM—روبوتات محادثة تكتب سكربتات Tcl لأدوات قديمة. رغم فائدتها للإنتاجية، هذا ليس تحويليًا. لا يغيّر فيزياء الرقاقة.

تقدم Veriprajna حلول الذكاء الاصطناعي العميق . نحن لا نؤتمت فقط واجهة الأداة؛ نحن نستبدل محرك التحسين داخل الحلقة. يتفاعل وكلاؤنا مباشرة مع قائمة الشبكات ومحرك الفيزياء، متخذين ملايين قرارات الوضع بناء على سياسات RL، لا مجرد أوامر سكربت.

6.2 تحدي مصنع البيانات

العائق الأساسي لدخول RL هو البيانات. وكلاء RL نهمون للبيانات. تمتع Google بترف مستودع موحّد لكل TPU صُمم. معظم المؤسسات لديها بيانات "قذرة"—تصاميم قديمة مبعثرة عبر خوادم، بصيغ مختلفة (LEF/DEF وGDSII)، مع اتفاقيات التسمية. حل Veriprajna: نبني بحيرة بيانات EDA. تبتلع بنيتنا ملفات التصميم القديمة، تنظّفها وتوحّدها، وتحوّلها إلى مجموعات تدريب "RL دون اتصال". نحوّل تاريخ عمليات tape-out لشركتك إلى أصل تنافسي، مدرّبين "دماغًا مؤسسيًا" مخصصًا يجسّد الحكمة الجماعية لفرق التصميم لديك على مدى العقد الماضي.6

6.3 مسألة ثقة "الصندوق الأسود"

عقبة ثقافية كبرى هي طبيعة "الصندوق الأسود" للشبكات العصبية. ينظر مهندس مخضرم إلى تخطيط RL "غريب" ويسأل: "لماذا وضع مقسّم الساعة هناك؟ هل هو هلوسة؟" حل Veriprajna: ننفّذ ذكاءً اصطناعيًا قابلًا للتفسير (XAI) لـ EDA. لوحاتنا لا تعرض فقط النتيجة النهائية؛ تعرض "مسار المكافأة". نُبصّر عملية اتخاذ القرار لدى الوكيل، مبرزين خرائط حساسية تُظهر أي القيود (الازدحام، التوقيت، الحراري) قادت قرارات وضع محددة. نثبت أن الوضع "الغريب" ليس عشوائيًا، بل استجابة محسوبة لنقطة ازدحام ساخنة لم يكن المهندس البشري قد لاحظها. ²⁷

6.4 البنية التحتية والتكلفة

يتطلب تدريب وكلاء RL حوسبة GPU معتبرة. يشير النقاد إلى التكلفة الحاسوبية العالية للتدريب كعيب. غير أن هذا مقايضة CAPEX مقابل OPEX.

●​ التقليدي: OPEX مرتفع في رواتب الهندسة وأشهر من التأخير (تكلفة الفرصة).

●​ المدفوع بـ RL: CAPEX حوسبة أولي مرتفع (التدريب)، لكن تكلفة حدية شبه صفرية لـ الاستدلال (توليد تصاميم جديدة) وتقليل هائل لزمن الوصول إلى السوق. ​ تحسّن Veriprajna هذا باستخدام التعلم بالنقل. ندرّب مسبقًا "نموذج الأساس" لتصميم الرقائق على بيانات عامة (OpenROAD وRISC-V). ارتباطات العملاء تتطلب فقط "ضبطًا دقيقًا" على IP الخاص بهم، مما يقلل تكلفة الحوسبة بمراتب حجم مقارنة بالتدريب من الصفر.12

7. المشهد المقارن: Veriprajna مقابل الأدوات التجارية

عمالقة EDA، Synopsys وCadence، أدركوا أيضًا اتجاه الذكاء الاصطناعي. من المهم موضعة نهج الذكاء الاصطناعي العميق لـ Veriprajna مقابل هذه الحلول القائمة.

الجدول 2: تحليل مقارن لحلول AI-EDA

الميزة	Synopsys DSO.ai	Cadence Cerebrus	Veriprajna (Deep RL)
التقنية الجوهرية	استكشاف فضاء التصميم المدفوع بالذكاء الاصطناعي (DSE). يضبط معاملات الأداة.	التعلم المعزز لـ ضبط المعاملات و تحسين التدفق.	RL عميق للتصميم الفيزيائي المباشر. الوكلاء يضعون الماكروهات/الخلايا مباشرة.
مستوى التحسين	تحسين فوقي : يشغّل الأداة القياسية مرات كثيرة بإعدادات مختلفة (مقابض).	تحسين التدفق: يؤتمت خطوات تدفق RTL-to-GDS .	تحسين ذري: الـ وكيل_هو_ الواضع. يلعب لعبة الوضع.
قدرة "غريبة"	منخفضة. ما زالت تعتمد على محركات الوضع التحليلي الأساسية.	متوسطة. يمكن أن تجد إعدادات تدفق غير حدسية، لكن التخطيط مقيَّد بـ محركات قديمة.	عالية. تولّد طوبولوجيات جديدة جوهريًا ("تخطيطات غريبة").
نطاق التعلم	خاص بالمشروع.	التعلم المعزز	الأساس

Col1	Ofet n relearns for تصاميم جديدة.	تعلم مع بعض نقل قدرات.	نموذج. مدرَّب مسبقًا على مجموعات بيانات واسعة؛ تعلم نقل حقيقي عبر المعماريات.
الشفافية	منتج صندوق أسود.	نظام بيئي ملكي.	مفتوح/قابل للتخصيص e. يملك العميل الـ سياسة مدرَّبة و أوزان.
النموذج الاقتصادي	إضافة ترخيص مكلفة.	إضافة ترخيص مكلفة.	حل/خدمة. نبني الـ قدرة داخل مؤسستك.

تحليل مبني على أدبيات الصناعة والمقارنات التقنية. ²²

بينما DSO.ai وCerebrus أدوات ممتازة لتحسين معاملات التدفقات القائمة (مثل إيجاد مستويات جهد التوليف الصحيحة)، تهدف Veriprajna إلى استبدال الخوارزميات نفسها بسياسات متعلَّمة. نحن لا نضبط المحرك فحسب؛ نحن نستبدل محرك الاحتراق الداخلي بمحرك كهربائي.

8. الخاتمة: خارطة الطريق الاستراتيجية لعصر ما بعد مور

قانون مور مات. توقف النبض الموثوق للتوسع المدفوع بالفيزياء. لكن الطلب على الحوسبة—مدفوعًا بثورة الذكاء الاصطناعي نفسها التي نناقشها—يتسارع أسيًا. هذا التباعد بين العرض (توسع السيليكون) والطلب (حوسبة الذكاء الاصطناعي) يخلق أزمة لا يحلها إلا الذكاء الاصطناعي نفسه.

التعلم المعزز هو مزيل الرجفان. يعيد تشغيل قلب الصناعة بفتح بعد جديد للتوسع: توسع التعقيد . إن لم نستطع جعل الترانزستورات أكثر صغرًا بكثير، يجب أن نرتبها بذكاء أكبر بكثير.

بالنسبة لمؤسسة أشباه الموصلات، المسار إلى الأمام واضح لكنه صعب. يتطلب تحولًا في ثقافة الهندسة:

1.​ اعتنق الغريب: تجاوز الانحياز لتخطيطات "مانهاتن" المقروءة بشريًا. ثق بنتائج الوكيل المتحقَّق منها فيزيائيًا.

2.​ استثمر في بنية البيانات: تصاميمك القديمة هي أثمن ملكية فكرية لديك. نظّفها وخزّنها واستخدمها لتدريب ذكائك الاصطناعي.

3.​ انتقل من عدد الرؤوس إلى الحوسبة: فريق التصميم النخبوي للمستقبل ليس 50 مهندسًا يؤدون تخطيطًا يدويًا، بل 5 مهندسين يوجهون أسطول وكلاء RL يعمل على عنقود GPU.

تقف Veriprajna جاهزة لتكون الشريك في هذا التحول. نحن لا نبيع أدوات؛ نحن نقدّم القدرة على تصميم المستحيل. نبني المستقبل حيث الرقائق تصمم الرقائق، خالقة حلقة ذكاء تكرارية ستحمل الصناعة بعيدًا إلى ما وراء حدود قانون مور.

اللوحة جاهزة. القطع تتحرك. حان وقت ترك الوكيل يلعب اللعبة.

ملحق: مسرد تقني

Edge-GNN (شبكة عصبية بيانية): نوع من الشبكات العصبية يعالج بيانات مهيكلة كرسم (عقد وحواف). "متمحور حول الحافة" يعني أن الشبكة تحدّث صراحة تمثيلات الأسلاك (الحواف) وكذلك البوابات (العقد)، وهو حاسم لـ فهم ازدحام التوجيه.

HPWL (طول السلك بنصف المحيط): استدلال قياسي لتقدير طول السلك اللازم لوصل مجموعة دبابيس. يُحسب كنصف محيط الصندوق المحيط الذي يضم كل الدبابيس. تقليل HPWL هو الوكيل الأساسي لتقليل التأخير والقدرة.

MDP (عملية قرار ماركوف): إطار رياضي لنمذجة اتخاذ القرار في مواقف تكون النتائج فيها عشوائية جزئيًا وتحت سيطرة صانع قرار جزئيًا. وهو الأساس الرسمي للتعلم المعزز.

PPO (تحسين السياسة القريب): خوارزمية تعلم معزز شائعة توازن بين سهولة التنفيذ وتعقيد العينات وسهولة الضبط. وهي الخوارزمية المستخدمة من OpenAI (لتدريب ChatGPT) وGoogle (لـ AlphaChip).

التعلم بالنقل: تقنية تعلم آلي حيث يُعاد استخدام نموذج طُوّر لمهمة كنقطة انطلاق لنموذج على مهمة ثانية. في EDA، يعني هذا استخدام "الحدس" المتعلَّم من تصميم CPU للمساعدة في تصميم GPU.

المصادر

1. AI Chips Are Scaling Faster Than Moore's Law Ever Predicted - VKTR.com, تم الوصول إليه في 11 ديسمبر 2025, https://www.vktr.com/ai-technology/the-end-of-moores-law-ai-chipmakers-say-its-already-happened/

2. AI's Computing Revolution Outpaces Moore's Law - Przemek Chojecki - Medium, b تم الوصول إليه في 11 ديسمبر 2025, https://pchojecki.medium.com/ai-moores-law-18391003432e

3. google-research/circuit_training - GitHub, تم الوصول إليه في 11 ديسمبر 2025, b https://github.com/google-research/circuit_training

4. Floorplanning, تم الوصول إليه في 11 ديسمبر 2025, b https://cc.ee.ntu.edu.tw/~ywchang/Courses/PD_Source/EDA_floorplanning.pdf

5. Simulated annealing algorithms: an overview - IEEE Circuits and Devices b Magazine, تم الوصول إليه في 11 ديسمبر 2025, http://arantxa.ii.uam.es/~die/[Lectura%20EDA]%20Annealing%20-%20Rutenbar.pdf

6. How AlphaChip transformed computer chip design - Google DeepMind, تم الوصول إليه في 11 ديسمبر 2025, https://deepmind.google/blog/how-alphachip-transformed-computer-chip-design/

7. Invited- NVCell: Standard Cell Layout in Advanced Technology Nodes with b Reinforcement Learning - IEEE Xplore, تم الوصول إليه في 11 ديسمبر 2025, https://ieeexplore.ieee.org/iel7/9585997/9586083/09586188.pdf

8. AI, native supercomputing and the revival of Moore's Law | APSIPA Transactions b on Signal and Information Processing - Cambridge University Press & Assessment, تم الوصول إليه في 11 ديسمبر 2025, https://www.cambridge.org/core/journals/apsipa-transactions-on-signal-and-information-processing/article/ai-native-supercomputing-and-the-revival-of-moores-law/3791FFFAC8FCA71718FA360D0C8FC0D8

9. AI Chips: What They Are and Why They Matter, تم الوصول إليه في 11 ديسمبر 2025, https://knowen-production.s3.amazonaws.com/uploads/attachment/file/5306/AI-Chips_E2_80_94What-They-Are-and-Why-They-Mater.pdft

10. AI Designed an Alien Chip That Works, But Experts Can't Explain Why - Futurism, تم الوصول إليه في 11 ديسمبر 2025, https://futurism.com/the-byte/ai-designed-chip

11. FLOORPLANNING CHALLENGES IN EARLY CHIP PLANNING, تم الوصول إليه في 11 ديسمبر 2025, https://ceca.pku.edu.cn/docs/20180608094752776081.pdf

12. How Google Improves Computing Chip Design with Reinforcement Learning | by Devansh, تم الوصول إليه في 11 ديسمبر 2025, https://machine-learning-made-simple.medium.com/how-google-improves-computing-chip-design-with-reinforcement-learning-d59fa5fb0f73

13. How Google's AlphaChip is Redefining Computer Chip Design - Unite.AI, تم الوصول إليه في 11 ديسمبر 2025, https://www.unite.ai/how-googles-alphachip-is-redefining-computer-chip-design/

14. State, Action and Reward Space – AI Robotics - Reinforcement Learning Path, b, تم الوصول إليه في 11 ديسمبر 2025, https://www.reinforcementlearningpath.com/spaces/

15. Chip Placement With Deep Reinforcement Learning | PDF | Mathematical b Optimization - Scribd, تم الوصول إليه في 11 ديسمبر 2025, https://www.scribd.com/document/740911130/Chip-Placement-with-Deep-Reinforcement-Learning

16. arXiv:2411.10053v1 [cs.AI] 15 Nov 2024, تم الوصول إليه في 11 ديسمبر 2025, https://arxiv.org/pdf/2411.10053

17. Google Alphachip Redefines How Computer Chips Work - First Movers AI, تم الوصول إليه في 11 ديسمبر 2025, https://firstmovers.ai/googles-alphachip/

18. MediaTek Dimensity 9400 | Efficiency and AI Performance, تم الوصول إليه في 11 ديسمبر 2025, https://www.mediatek.com/press-room/mediateks-dimensity-9400-flagship-soc -ofers-extreme-performance-and-eff ficiency-for-the-latest-ai-experiences

19. MediaTek's Next Chip Will Boost Low-Power AI in Next Year's Top Android Phones - CNET, تم الوصول إليه في 11 ديسمبر 2025, https://www.cnet.com/tech/mobile/mediateks-next-chip-will-boost-low-power-ai-in-next-years-top-android-phones/

20. MediaTek Dimensity 9500 Unleashes Best-in-Class Performance, AI Experiences, and Power Efficiency for the Next Generation of Mobile Devices - PR Newswire, تم الوصول إليه في 11 ديسمبر 2025, https://www.prnewswire.com/news-releases/mediatek-dimensity-9500-unleashes-best-in-class-performance-ai-experiences-and-power-efficiency-for-the-next-generation-of-mobile-devices-302562586.html

21. MediaTek Announces Breakthrough in Artificial Intelligence and Chip Design, تم الوصول إليه في 11 ديسمبر 2025, https://www.mediatek.com/tek-talk-blogs/mediatek-announces-breakthrough-in-artificial-intelligence-and-chip-design

22. Cadence Extends Digital Design Leadership with ML-based Cerebrus - AI-Tech Park, تم الوصول إليه في 11 ديسمبر 2025, https://ai-techpark.com/cadence-extends-digital-design-leadership-with-ml-based-cerebrus/

23. NVCell: Generate Standard Cell Layout in Advanced Technology Nodes with Reinforcement Learning - Research at NVIDIA, تم الوصول إليه في 11 ديسمبر 2025, https://research.nvidia.com/publication/2020-12_nvcell-generate-standard-cell-layout-advanced-technology-nodes-reinforcement

24. NVCell: Standard Cell Layout in Advanced Technology Nodes with Reinforcement Learning, تم الوصول إليه في 11 ديسمبر 2025, https://research.nvidia.com/publication/2021-12_nvcell-standard-cell-layout-advanced-technology-nodes-reinforcement-learning

25. AI boost for standard cell layout at 3nm ... - eeNews Europe, تم الوصول إليه في 11 ديسمبر 2025, https://www.eenewseurope.com/en/ai-boost-for-standard-cell-layout-at-3nm/

26. The False Dawn: Reevaluating Google's Reinforcement Learning for Chip Macro Placement, تم الوصول إليه في 11 ديسمبر 2025, https://arxiv.org/html/2306.09633v10

27. The Five Biggest Challenges in Enterprise AI Adoption - Vantiq, تم الوصول إليه في 11 ديسمبر 2025, https://vantiq.com/blog/the-five-biggest-challenges-in-enterprise-ai-adoption/

28. The Limits Of AI's Role In EDA Tools - Semiconductor Engineering, تم الوصول إليه في 11 ديسمبر 2025, https://semiengineering.com/the-limits-of-ais-role-in-eda-tools/

29. AI in Test Engineering: Use Cases, Tools, and Real-World Impact - Tessolve, تم الوصول إليه في 11 ديسمبر 2025, https://www.tessolve.com/blogs/ai-in-test-engineering-use-cases-tools-and-real-world-impact/

30. Is Synopsys more user friendly to beginners compared to Cadence? : r/chipdesign - Reddit, تم الوصول إليه في 11 ديسمبر 2025, https://www.reddit.com/r/chipdesign/comments/1ica16y/is_synopsys_more_user_friendly_to_beginners/

31. EDA Deep Dive - Part 3: The AI Era - by Bharath Suresh - Chip Insights, تم الوصول إليه في 11 ديسمبر 2025, https://chipinsights.substack.com/p/eda-deep-dive-part-3-the-ai-era

32. DSO.ai: AI-Driven Design Applications - Synopsys, تم الوصول إليه في 11 ديسمبر 2025, https://www.synopsys.com/ai/ai-powered-eda/dso-ai.html

33. Cadence Cerebrus In SaaS And Imagination Technologies Case Study, تم الوصول إليه في 11 ديسمبر 2025, https://semiengineering.com/cadence-cerebrus-in-saas-and-imagination-technologies-case-study/