O mandato de zero defeitos no silício
No design de hardware, o custo de uma «alucinação» é absoluto. Uma única condição de corrida ou violação de protocolo no código RTL para um nó de processo de 5nm pode inutilizar um conjunto de máscaras de US$ 10 milhões . Os assistentes comuns de LLM frequentemente produzem uma sintaxe que parece correta, mas que apresenta falhas semânticas.
A Veriprajna implementa um «Sanduíche Formal» para design de semicondutores — encapsulando a geração de código neural dentro de um loop de verificação formal usando bancadas de teste UVM e asserções SystemVerilog.
O fluxo de trabalho de «EDA agêntica» garante que o código de hardware gerado seja matematicamente comprovado livre de deadlocks e violações de protocolo antes da síntese.