Halfgeleiders

EDA-leveranciers leveren AI-agents uit, en de vorm van uw tapeout-risico is veranderd. Cadence lanceerde ChipStack AI. Synopsys passeerde 100 productietapeouts met DSO.ai. Siemens debuteerde Fuse op GTC 2026. De tools zijn echt en de winst is echt — maar elk van hen optimaliseert statistieken binnen de eigen flow, en verbeteringen binnen een tool overleven de overstap naar silicium niet altijd.

Waar het tapeout-risico nu schuilt: de raakvlakken tussen tools

Presentaties van leveranciers laten weg waar het risico zich concentreert. DSO.ai optimaliseert binnen Synopsys. Cerebrus optimaliseert binnen Cadence. Geen van beide vertelt u dat statistische verbeteringen binnen hun tool zich niet altijd vertalen naar betere resultaten na siliciumproductie. Een ontwerp dat 20% betere timing closure vertoont, kan nog steeds falen op de signaalintegriteit op verpakkingsniveau, bij de chiplet-interface of bij de betrouwbaarheidskwalificatie.

Nu slechts 32% van de ontwerpen first-silicon succes behaalt, bevindt het tapeout-risico zich op de grenzen — tussen tools, tussen ontwerp en productie, tussen uw modellen en de realiteit van de foundry. Dat is precies waar leveranciersonafhankelijke validatie telt, en waar een audit gebonden aan de flow van één enkele leverancier niets kan zien.

De tapeout van $724 miljoen en wat dit betekent voor AI-beslissingen

Bij geavanceerde nodes brengt elke beslissing over een AI-tool een buitenproportioneel financieel gewicht met zich mee:

• NRE op 3nm heeft $581 miljoenbereikt; op 2nm lopen schattingen op tot $724 miljoen.
• Maskerreeksen alleen al bereiken $40 miljoen op 3nm, en een respin voegt 50 tot 100% van die maskerkosten plus 3 tot 6 maanden vertraging toe.
• TSMC's 2nm-wafers zullen meer kosten dan $30.000 per stuk, een stijging van 50%+ ten opzichte van 3nm.

Onder deze economische omstandigheden bespaart de inzet van AI-gestuurde OPC die de maskerdoorlooptijd 45x versnelt — zoals NVIDIA cuLitho aantoont — miljoenen. Maar het implementeren van door AI gegenereerde asserties die de dekkingsgraad van formele verificatie-eigenschappen subtiel verzwakken, kan $40 miljoen kosten wanneer het gemiste grensgeval silicium bereikt (zie ons onderzoek naar de correctheid van AI-hardware).

Wij benaderen AI-toolintegratie als een risico-engineeringvraagstuk. De vraag is niet of AI uw team sneller maakt — dat doet het. De vraag is of de versnelling blinde vlekken introduceert die uw verificatiemethodologie niet kan detecteren.

Onze leveranciersonafhankelijke audit opereert op de raakvlakken tussen leveranciers. Wij:

• Auditeren AI-gestuurde dekking op metriekinflatie;
• Valideren dat door AI gegenereerde asserties de ontwerpintentie vastleggen in plaats van louter waargenomen simulatiegedrag;
• Beoordelen of AI-geoptimaliseerde PPA standhoudt bij fysieke verificatie en betrouwbaarheidskwalificatie.

Agentische AI in verificatie: productiviteitsvermenigvuldiger of dekkingsillusie?

De productiviteitsclaims zijn reëel: DSO.ai leverde een verbetering van 3% van het totale vermogen op een 5nm-ontwerp en een 8-voudige vermindering van engineeringsuren op een 5nm GPU-project. Maar productiviteit is geen dekking. Synopsys VSO.ai richt zich autonoom op dekkingsafsluiting. ChipAgents demonstreerde multi-agent verificatieteams op DVCon 2026. Sommige teams melden dat AI testcycli met 30% verkort. Anderen melden dat AI-gestuurde constrained random generation convergeert op een deelverzameling van de toestandsruimte terwijl functionele dekkingscijfers worden opgeblazen. Beide waarnemingen zijn juist.

Dekkingsstatistieken zijn een benadering voor verificatievolledigheid, geen directe maatstaf ervoor. Een AI die ongedekte dekkingspunten raakt door gemakkelijk bereikbare toestanden te vinden in plaats van moeilijk bereikbare grensgevallen, laat het percentage stijgen terwijl het restrisico op fouten gelijk blijft.

Wij bouwen onafhankelijke dekkingsvalidatiekaders buiten de EDA-leveranciersflow — verificatie van de verificatie, getoond in een werkende demo. Deze kaders meten:

• Diversiteit in de verkenning van de toestandsruimte;
• Ontdekkingssnelheid van unieke bugs in de loop van de tijd;
• Of door AI gegenereerde stimuli de architecturale grensgevallen bereiken die van belang zijn voor uw specifieke ontwerp.

Yield-voorspelling over verschillende nodes: waarom uw 5nm-model faalt op 3nm

Modellen die zijn getraind op inline SPC- en FDC-gegevens van een volwassen 5nm-proces laten zich zelden zonder aanzienlijke hertraining overzetten naar 3nm of 2nm, omdat de fysica van defecten bij elke node verandert. Willekeurige defecten gedragen zich anders bij GAA-geometrieën dan bij FinFET, en systematische defecten door stochastische EUV-effecten — die bij 7nm nauwelijks bestonden — domineren het yield-verlies op 3nm en daaronder.

Het dataprobleem versterkt dit: de industrie analyseert slechts 5 tot 10% van haar productiegegevens, en data scientists besteden 80% van hun tijd aan het afstemmen en opschonen van data.

Nieuwere methoden helpen, maar generaliseren niet uit zichzelf. Few-shot learning maakt defectclassificatie mogelijk met minimale gelabelde data — cruciaal wanneer de kosten van een 2nm-wafer hoger zijn dan $30.000 — en multimodale benaderingen die SEM-beelden combineren met circuittestresultaten hebben de classificatie van fatale defecten met ongeveer 12% verbeterd. Maar een classificator die voor de ene fabriek is getraind, kan niet worden overgedragen naar een andere die hetzelfde nominale proces uitvoert.

proteanTecs en PDF Solutions ontwikkelen telemetrieanalyses op chipniveau, maar het integreren van hun data met de inline monitoring van uw fab en de DFT-resultaten van uw ontwerpteam vereist maatwerk in datapipelines. Wij bouwen die integratielaag, met transfer learning frameworks die de modeladaptatie over nodes heen versnellen.

Chiplets, UCIe 3.0 en het multi-vendor vraagstuk

UCIe 3.0, geratificeerd in augustus 2025, levert 64 GT/s per lane met 3D-optimalisaties voor hybride bonding bij een micro-bump pitch van 1 micron. De CoWoS-capaciteit van TSMC bereikte 80.000 wafers per maand in december 2025, met een geplande toename van 58% naar één miljoen wafers in 2026. Het chiplet-ecosysteem schaalt snel, en het monolithische tijdperk voor hoogwaardige chips is feitelijk voorbij.

Maar chipletintegratie fragmenteert de verificatieverantwoordelijkheid. De specifieke storingspunten zijn:

• Multi-chiplet packages met dies van verschillende leveranciers, procesnodes en EDA-toolchains vereisen coördinatie tussen partijen die gedetailleerde timingmodellen mogelijk niet delen.
• Thermische interacties tussen 3D-gestapelde chiplets zijn moeilijk voorafgaand aan de fabricage te simuleren.
• De economische dynamiek van Known-Good-Die-testen verschuift wanneer een defecte chiplet een multi-die package ter waarde van duizenden dollars onbruikbaar maakt.

Wij definiëren testprotocollen tussen leveranciers, bouwen thermisch bewuste co-simulatieomgevingen en ontwerpen KGD-teststrategieën die yield-rendement afwegen tegen kwalificatierisico's.

Exportcontroles en de splitsing van de ontwerpwereld

De regels veranderen per kwartaal en hebben directe invloed op waar ontwerpteams kunnen opereren, welke tools ze mogen gebruiken en welke foundries hun ontwerpen kunnen produceren:

• De BIS breidde de beperkingen op EDA-tools uit in mei 2025, en trok deze vervolgens gedeeltelijk in juli weer in nadat China vergold met exportbeperkingen op zeldzame aardmetalen.
• Samsung en SK Hynix verloren hun VEU-status voor productiefaciliteiten in China met ingang van december 2025.
• In januari 2026introduceerde de BIS vergunningen per geval voor de export van geavanceerde AI-chips.

AI maakt compliance nog complexer. Cloudgebaseerde AI EDA-tools vereisen het uploaden van bedrijfseigen ontwerpgegevens, en agentische AI-systemen die autonoom ontwerprueimten verkennen, genereren afgeleide artefacten waarvan de exportclassificatie dubbelzinnig is. Wij brengen het gebruik van AI-tools in kaart tegen de huidige BIS- en ITAR-vereisten, ontwerpen veilige workflows die data in gecontroleerde omgevingen houden, en bouwen compliancemonitoring die meebeweegt met veranderende regelgeving.

Personeelsschaarste verhoogt de inzet. De SIA verwacht 67.000 onvervulde functies in de halfgeleiderindustrie tegen 2030, waarbij de vraag het aanbod met bijna 50% overtreft. Deze schaarste maakt de adoptie van AI urgent, maar betekent ook dat de engineers die deze compliance-gevoelige tools evalueren zelf overbelast zijn.

Daarom ontwerpen wij integratiearchitecturen die doorlopend menselijk toezicht minimaliseren: geautomatiseerde hertrainingspipelines, actiegerichte waarschuwingssystemen en implementatiepatronen waarmee kleinere teams een groter bereik kunnen behalen.

Waarom niet kiezen voor Synopsys PS, Deloitte of McKinsey?

Synopsys en Cadence bezitten samen ongeveer 60% van de EDA-markt. Hun professional services-afdelingen zetten hun eigen tools bekwaam in, maar dat is tevens hun beperking — en in een gemengde omgeving laten tool-gebonden prikkels de raakvlakken onbeschermd.

De grote EDA-huizen en adviesbureaus blijven boven de engineeringslaag waar het tapeout-risico daadwerkelijk bestaat — de laag van het debuggen van OPC-hotspotfouten, het bouwen van AI-versterkte DFT-flows en het valideren van formele verificatiedekking op een productietapeout (de aanpak gedetailleerd in ons whitepaper over neuro-symbolische AI-hardwareverificatie). Dat is precies de laag waarvoor onze aanpak is gebouwd: wij werken leveranciersonafhankelijk, bouwen maatwerk AI-integratie voor uw ontwerpmethodologie en procesnode, en valideren dat verbeteringen op toolniveau zich vertalen naar betere siliciumresultaten.