Semiconductor AI-verificatie & silicium-correctheid

Uw team gebruikt al LLM's op Verilog. De bugklassen die het niet kan vangen, zijn juist die welke silicium ten gronde richten.

De 2024 Wilson Research Group / Siemens EDA Functional Verification-studie stelde het first-silicon-succes op 14%, het laagste cijfer in twintig jaar van metingen. In 2020 was het 32%. De oorzaak is geen luie engineering. Het is complexiteit die de verificatietools voorbijstreeft, een spec die sneller muteert dan de testbench, en een nieuwe categorie fouten die generalistische LLM's in RTL introduceren. Wij zien vijf hallucinatiemodi in HDL-code die de industrie nog niet helder heeft benoemd.

Klasse 1

Syntactische hallucinatie

Code die niet compileert. Wordt binnen seconden gevangen door Verilator, Icarus of de synthese-frontend. Dit is de klasse die de industrie al weet aan te pakken.

Klasse 2

Semantische hallucinatie (blocking vs non-blocking)

LLM's getraind op Python en C schrijven Verilog alsof statements sequentieel worden uitgevoerd. Ze gebruiken blocking-toewijzingen (=) binnen geklokte always_ff blokken waar non-blocking (<=) vereist is. De simulator kan gebeurtenissen in een volgorde plannen die de race maskeert. Synthese produceert andere logica. Silicium loopt vast.

// Wat de LLM schreef. Simuleert "prima" in sommige simulatoren.
always_ff @(posedge clk) begin
  stage2 = stage1;  // blocking
  stage3 = stage2;  // ziet nu de NIEUWE stage2, niet de oude
end
// De ontwerper wilde een 2-cyclus-pijplijn. Het silicium levert een 1-cyclus-bypass.

Klasse 3

Protocolhallucinatie (AXI, AHB, TileLink, PCIe)

De code compileert en slaagt voor 90% van de gerichte tests. Vervolgens asserteert het WVALID vóór AWREADY, of houdt het VALID hoog terwijl het data omdraait, of overtreedt het een subclausule verstopt op pagina 84 van de AMBA-spec. De chip werkt op de interne testharnas en loopt vast op het moment dat hij wordt verbonden met een geheugen-controller van derden. Wij vangen dit met vooraf geverifieerde SVA-bibliotheken voor elk protocol, niet met meer simulatiecycli.

Klasse 4

Vacuiteitshallucinatie (de gevaarlijke)

De LLM genereert een SVA-eigenschap. De formele engine bewijst haar. U levert. De eigenschap was triviaal waar omdat het antecedent nooit afvuurt. Dit is erger dan geen verificatie, want u heeft een certificaat dat "bewezen" zegt op een buggy ontwerp. Elke formele flow die geen vacuiteitscontroles uitvoert, is theater. Siemens waarschuwt hiervoor al sinds 2017 en het veld levert nog steeds tools zonder.

// Door de LLM gegenereerde "grant volgt request"-eigenschap
property p_grant;
  @(posedge clk) req |-> ##[1:$] gnt;
endproperty
// Als de LLM ook een assume instelde die req = 0 altijd forceert,
// "bewijst" de formele engine deze eigenschap in milliseconden.
// De echte arbiter is kapot. Het certificaat is waardeloos.

Klasse 5

CDC / metastabiliteit blinde vlek

LLM's zien signaalnamen, geen klokdomeinen. Ze verbinden een signaal uit het 2 GHz CPU-domein rechtstreeks met een flop in het 400 MHz randapparaat-domein, slaan de double-flop-synchronizer over, en simulatie kan het niet vangen omdat RTL-sim metastabiliteit niet modelleert. Accellera opende in 2024 een CDC/RDC/Glitch-interoperabiliteitsstandaard juist omdat de fragmentatie tussen SpyGlass, Questa CDC en Conformal CDC de sign-off brak.

Waarom dit in dollars telt: 70% van de respins wordt veroorzaakt door spec-wijzigingen, niet door pure logica-bugs (2024 Wilson / Siemens-data). Dus een verificatie-flow die alleen logica-bugs vangt, dekt een deelverzameling af. Klassen 2 tot en met 5 hierboven zijn de deelverzameling die nog steeds tape-outs opblaast, omdat ze simulatie omzeilen en pas in silicium opduiken. Een 5nm-respin kost $10M aan maskers plus een 3 tot 6 maanden schema-uitloop. Op een productcyclus van 18 maanden kan een uitloop van 6 maanden de helft van de levenslange omzet wegvagen.

Het leverancierslandschap waaruit een fabless DV-lead daadwerkelijk kiest

Uw echte alternatieven zijn niet theoretisch. Het zijn de drie EDA-giganten (die u vrijwel zeker al betaalt), zes goed gefinancierde agentic AI-startups die u op DVCon en DAC benaderen, Big 4-systeemintegratoren, en de gespecialiseerde formele consultancies. Wij hebben geen product om tegen hen te verkopen. Wij helpen u de juiste combinatie te kiezen, te integreren en te bedienen.

Optie	Wat ze daadwerkelijk doen	Sterke punten	Eerlijke hiaten
Cadence JasperGold, Cerebrus AI Studio, ChipStack Super Agent	Goudstandaard formele engine. Multi-block RL-gestuurde digitale implementatie. Agentic AI super agent aangekondigd in feb 2026.	JasperGold is de referentie formele tool. Diepe foundry-integratie. ~30% van de EDA-markt.	De historische JasperGold-basisprijs ($225K basis + $45K/seat) is onbereikbaar voor de meeste vroege-fase RISC-V / AI-accelerator-startups. Cloud-first agentic functies voldoen niet aan IP-gevoelige on-prem-eisen.
Synopsys VC Formal, DSO.ai, AgentEngineer	L4 agentic workflow (AgentEngineer, maart 2026), geclaimde 2 tot 5x productiviteit. RL-gebaseerde verkenning van de ontwerpruimte. De overname van Ansys voor $35B voegt multifysica toe.	Diepste klantenbestand. Elke grote fabless heeft al een VC Formal-contract. AgentEngineer is vandaag de meest geloofwaardige agentic stack van een leverancier.	Uitgesproken aangepaste flows zijn niet hun core business. Ze zullen u niet aanraden een open-weight model of SymbiYosys te gebruiken. Kleine shops krijgen sjabloonmatige aandacht.
Siemens EDA Questa Formal, Questa CDC, Catapult HLS	Sterke Questa formal- en CDC-franchise. Publiceert de Wilson-studie. Diepste automotive ISO 26262-staat van dienst.	Automotive-kwalificatie-expertise. Goed CDC / RDC-verhaal. Tool-kwalificatiepakketten gereed.	Het agentic AI-verhaal loopt achter op Cadence en Synopsys. Minder focus op het RISC-V-ecosysteem.
ChipAgents $74M totaal, feb 2026	Multi-agent RTL-ontwerp en -verificatie. DVCon 2026-demo van multi-agent Root Cause Analysis zonder mens in de lus.	Sterkste pure-play agentic verhaal. Matter Ventures (TSMC-gesteund), Bessemer, Micron, MediaTek en Ericsson op de cap table.	Cloudplatform. Het on-prem / air-gapped uitrolpad is onduidelijk voor IP-gevoelige klanten. Integratie in een bestaande Jenkins/CI sign-off-flow is nog steeds doe-het-zelf.
Normal Computing $85M+ totaal, mrt 2026	Auto-formalisatie: LLM vertaalt engineer-intentie naar formele eigenschappen en bewijst ze. Samsung Catalyst leidde de laatste ronde. ARIA Scaling Compute-programma.	Dichtstbijzijnde peer op de LLM + formele these. Claimt dat de helft van de top 10 halfgeleiderontwerpbedrijven Normal EDA gebruikt. Leverde echt silicium (CN101).	Product, geen consultancy. Geen goede match als u aangepaste fijnafstemming op uw eigen RTL-corpus nodig heeft of integratie in een legacy-flow die u niet gaat uitscheuren.
Axiomise Gespecialiseerde formele consultancy	formalISA-app uitgerold over Ibex, CVA6, cheriot-ibex, 0riscy, cv32e40p, WARP-V. Vond 65+ bugs in Ibex, waaronder zes branch-bugs in de debug-unit.	De meest geloofwaardige RISC-V formele-verificatie-staat van dienst in de industrie. Echte, publiceerbare bugvondsten. Diepe ISA-expertise.	Klein team. Alleen formele methoden; geen LLM-ondersteunde SVA-generatie, geen on-prem LLM-verhaal, geen integratie met de agentic AI-golf.
Big 4 / grote SI's Accenture, Deloitte, Wipro, HCL	Grote VLSI / verificatie-dienstenpraktijken. Reservecapaciteit aan personeel.	Schaal. Offshore-levering. Bestaande MSA met uw inkoop.	Body-shop-economie. Uitgesproken AI-verificatie-architectuur is niet hun core business. De partner die u de opdracht verkocht, heeft van zijn leven nog nooit een SVA-eigenschap geschreven.
Veriprajna Vendor-neutrale maatwerkbouw	Stem een open-weight coder-LLM fijn af op uw RTL-corpus, wikkel hem om welke formele engine u ook al bezit, koppel hem aan uw Jenkins/CI, voeg vacuiteits- en coverage-metrieken toe. Allemaal op uw hardware.	Geen product om te pushen. On-prem / air-gapped als standaard. RISC-V, AXI4, RISC-V debug en formele-coverage-economie zijn onze comfortzone. Eerlijk over wat formele verificatie wel en niet kan.	Wij vervangen uw formele engine niet. Wij leveren geen eigen gekwalificeerde ISO 26262-tool. Spec-drift en organisatorische verandering zijn problemen die consulting niet kan oplossen; we kunnen er alleen omheen ontwerpen.

Prijs-, financierings- en productinformatie weerspiegelt openbare bekendmakingen tot begin 2026. Verifieer de actuele voorwaarden altijd rechtstreeks bij elke leverancier.

Wat we bouwen

Elke opdracht is maatwerk. Dit zijn de vijf vormen waar de meeste fabless-klanten uiteindelijk om vragen, en de uitgesproken keuzes die we binnen elk maken.

1. On-prem LLM + formele lijmlaag

Een fijn afgestemd open-weight coder-model (Qwen 2.5 Coder, DeepSeek Coder, Llama 3.3 of Mistral Large) draaiend op uw eigen H100- of H200-cluster, gewikkeld om welke formele engine u ook al bezit. Er verlaat nooit RTL uw netwerk.

Waar we naar grijpen: vLLM voor inferentie, LoRA-adapters per IP-familie zodat de basisgewichten gedeeld blijven, lokale RAG over uw spec-documenten en eerdere bughistorie, een dunne orchestratielaag die JasperGold, VC Formal, Questa Formal of SymbiYosys aanroept via hun Tcl/Python-API's. De LLM draait de solver nooit. Hij schrijft eigenschappen en interpreteert tegenvoorbeelden.

Waarom dit geen gehoste API is: omdat uw RTL kroonjuweel-IP is en uw CISO geen verwerkersovereenkomst tekent met een vorig jaar opgerichte Amerikaanse of EU-startup.

2. RISC-V formele harnas en SVA-bibliotheek

Vooraf gebouwde SystemVerilog-assertiebibliotheken voor AXI4-, AXI4-Lite-, APB-, AHB- en TileLink-conformiteit, plus RISC-V pipeline-hazarddetectie, Load-Store Unit-scoreboarding, debug-unit-correctheid en CSR-toegangscontrole, afgestemd op uw aangepaste extensie-ISA.

Het referentiepunt: Axiomise vond 65+ bugs in de Ibex-core via formele methoden, waaronder zes branch-bugs in de debug-unit die simulatie miste. Formele verificatie werkt op RISC-V. Het knelpunt is de schaarste aan engineers die de asserties kunnen schrijven. Wij bouwen de bibliotheek zodat uw team dat niet hoeft.

Eerlijke kanttekening: een samengestelde assertiebibliotheek is betrouwbaarder dan LLM-generatie vanaf nul, maar kan nog steeds niet de afwezigheid van elke bugklasse bewijzen. We combineren haar met COI (cone of influence) en mutatiegebaseerde coverage-analyse.

3. Vendor-neutrale toolselectie en pilot

Uw DV-lead krijgt pitches van ChipAgents, Normal Computing, MooresLabAI, Silimate, Bronco AI, en de interne agentic producten van Cadence en Synopsys. Zes producten, zes verschillende claims, nul onafhankelijke benchmarks op uw werkelijke RTL.

Wat we doen: een gestructureerde bake-off van vier weken op uw codebase onder NDA uitvoeren. Dezelfde testsuite, hetzelfde bug-budget, dezelfde coverage-doelen. Een eerlijk rapport dat bugvindpercentage, vals-positief-percentage, opzetinspanning, integratieschuld en de prijsvoorwaarden die elke leverancier u daadwerkelijk bood, vergelijkt.

Waarom kopers ons hiermee vertrouwen: wij verkopen geen van deze producten door. Als het juiste antwoord is "blijf bij JasperGold en voeg een dunne LLM-assist toe," dan zeggen we dat.

4. Agentic RTL-review in uw CI

Elke pull request die RTL raakt, wordt door een multi-agent-pijplijn beoordeeld voordat een mens ernaar kijkt. Één agent lint en controleert stijl. Een tweede draait een set formele eigenschappen afgeleid van de gewijzigde bestanden. Een derde controleert CDC- en RDC-paden. Een vierde genereert een voor mensen leesbare samenvatting met tegenvoorbeeld-traces waar eigenschappen faalden.

Uitgesproken keuze: wij draaien de agents binnen uw bestaande CI (Jenkins, GitLab, BuildKite, welke dan ook). Wij vervangen uw CI niet door een nieuw platform. De agents zijn services die de pijplijn aanroept. Als u ons ontslaat, behoudt u de pijplijn.

Wat we weigeren te bouwen: een agent die RTL automatisch merget zonder menselijke review. Silicium is geen microservice. Je kunt geen hotfix naar een chip sturen.

5. Chiplet / 3D-IC thermisch bewuste floorplanning (voor RL-plaatsing, waar passend)

Dit is de ene plek waar wij denken dat reinforcement learning voor plaatsing daadwerkelijk de moeite van het inzetten waard is. De gevestigde spelers (Cadence Cerebrus, Synopsys DSO.ai) zijn afgestemd op monolithische 2D-SoC's. De chiplet / UCIe-golf heeft een nieuwe klasse floorplanning-probleem geopend (inter-chiplet-draadlengte, thermische stapeling, bump-pitch-beperkingen) waar de openbare tooling onvolwassen is.

Wat we bouwen: een hybride simulated-annealing + RL-floorplanner bovenop OpenROAD voor de chiplet-partitioneringsfase, met thermische beperkingen als eersteklas beloningsterm. Gebenchmarkt tegen gepubliceerde ISPD / ICCAD-resultaten voordat we uw ontwerp aanraken.

Wij erkennen de AlphaChip-controverse rechtstreeks. De kritiek van Igor Markov uit 2023 toonde aan dat Google Circuit Training 32 uur kostte waar een afgestemde simulated-annealing-run 12,5 uur kostte en een commerciële Cadence-tool 0,05 uur. Wij presenteren RL niet als vervanging voor afgestemde SA op goed begrepen problemen. We gebruiken het waar de ontwerpruimte echt nieuw is en menselijke intuïtie geen priors heeft om uit te putten.

Hoe we werken

Elke opdracht begint met een scoping-fase van twee weken op een klein blok van uw RTL voordat we iets groters aanraken. We lopen liever in week twee weg dan uw schema te verbranden op een slechte match. Typische cadans voor een volledige bouw.

Scoping · 2 weken

Lees uw spec, loop door uw bestaande flow, kies één representatief blok (vaak een businterface, arbiter of een enkele RISC-V pipeline-stage) en draai onze baseline formele harnas erop. Output: een geschreven rapport met de bugklassen die we zien, de asserties die we zouden bouwen, en een kostenraming voor de volledige opdracht. Als het antwoord is "u zou moeten doorgaan met wat u doet," zeggen we dat en factureren we alleen de twee weken.

Infrastructuur · 4 tot 6 weken

On-prem LLM-stack uitgerold op uw cluster. Basismodel fijn afgestemd met LoRA-adapters op uw RTL-corpus. RAG geïndexeerd over uw specs en eerdere bugdatabase. Hooks in uw formele engine, uw Jenkins/CI en uw issue-tracker. We instrumenteren alles vanaf dag één met proof-coverage-, vacuiteits- en bounded-depth-metrieken.

Assertiebibliotheek en bring-up · 6 tot 10 weken

We porten of schrijven de SVA-bibliotheek (protocolconformiteit, pipeline, CDC) voor uw top 3 tot 5 IP-blokken. We draaien de formele regressie. We triageren bevindingen met uw DV-lead. Uw team bezit elke assertie aan het einde van de fase. Geen black boxes.

Overdracht · 2 tot 4 weken

Uw engineers draaien de flow twee volledige sprints terwijl wij meekijken. We documenteren elke uitgesproken keuze die we maakten zodat de volgende persoon kan begrijpen waarom. We treden af. Optioneel retainer voor regressie-afstemming als u dat verkiest.

Tijdlijnen zijn eerlijke marges, geen verkoopcijfers. Een pipeline-blok met 2 stages kan in drie weken klaar zijn. Een volledige RISC-V-core met aangepaste extensies loopt dichter naar vijf maanden. We zeggen het vooraf en we forceren niets om een kunstmatige datum te halen.

Respin-blootstellingscalculator

Drie inputs. Vertelt u de maskerkostenblootstelling, de verwachte schema-uitloop en de omzet-in-gevaar bij één silicium-respin op uw node. De cijfers komen uit de 2024 Wilson Research Group / Siemens-studie, recente SemiAnalysis-maskerkostendata en typische productcycli van 18 maanden. Gebruik het in uw volgende tape-out-gereedheidsreview. Het resultaat beveelt specifieke acties aan die u kunt nemen zonder ons in te huren.

Procesnode

Jaarlijks omzetdoel voor dit product ($M)

Toegewijde formele-verificatie-engineers

Vragen die DV-leads en CTO's daadwerkelijk stellen

Dit zijn echte vragen van fabless- en RISC-V-klanten. Elk antwoord voegt diepte toe die niet wordt behandeld in de secties hierboven.

Verlaat er enige RTL of GDSII ons netwerk?

Nee. Elke deploymentarchitectuur die we leveren, draait op uw hardware. Fijn afgestemde modelgewichten leven op uw cluster. LoRA-adapters met uw IP-specifieke afstemming leven achter uw firewall. vLLM-inferentie draait op uw GPU's. RAG indexeert uw spec-documenten uit uw eigen documentenopslag. Onze engineers benaderen de omgeving via uw standaard VPN en SSO met audit-logging. Voor defensie-, lucht- en ruimtevaart- en SCIF-klanten leveren we de volledige stack op ondertekende offline update-bundels en vereisen we geen enkele uitgaande verbinding vanuit de omgeving. De ene uitzondering is de initiële basismodel-download, die wordt gedaan op een ongeclassificeerd systeem en vervolgens wordt overgedragen. Als u een strikter air gap nodig heeft dan dat, hebben we het gedaan.

Hoe weten we dat de door de LLM gegenereerde asserties niet vacuoues zijn?

Vacuiteit is de faalmodus waar we ons het meest zorgen over maken, en het is de reden waarom elke formele flow die we leveren een drielaagse controle uitvoert. Ten eerste de native vacuiteitscontrole van de formele engine (JasperGold en VC Formal hebben er beide een; SymbiYosys heeft een wrapper nodig die wij leveren). Ten tweede een mutatiegebaseerde sanity-check waarbij we een bug in het ontwerp injecteren en bevestigen dat de assertie afvuurt. Een assertie die voor vacuiteit slaagt maar geïnjecteerde bugs niet vangt, levert u niets op. Ten derde een COI-rapport (cone of influence) dat precies toont welke signalen elke eigenschap bereikt. Als een eigenschap een lege COI heeft, is het dode code en verwijderen we het. Dit zijn dezelfde metrieken waarover Siemens sinds 2017 publiceert in Verification Horizons en wij behandelen ze als basisvereisten.

Wij zijn een automotive-klant die mikt op ISO 26262 ASIL D. Kunnen we deze flow gebruiken voor sign-off?

Niet rechtstreeks voor sign-off, en we zullen niet anders voorwenden. ISO 26262 vereist tool-kwalificatie (TCL2 of TCL3, afhankelijk van hoe u de tool gebruikt) met een gedocumenteerd kwalificatiepakket. Synopsys, Cadence en Siemens leveren allemaal gekwalificeerde flows; een aangepaste LLM-ondersteunde tool staat niet op die lijst. Wat we voor automotive-klanten wél bouwen, is een AI-assistlaag die naast de gekwalificeerde tool draait, niet in plaats ervan. De gekwalificeerde tool produceert nog steeds het sign-off-bewijs. Onze laag versnelt het opstellen van asserties, beoordeelt eigenschappen op vacuiteit en markeert CDC-paden voor menselijke inspectie. De kwalificatieketen op uw goedgekeurde tool blijft onaangeroerd. ASIL D-klanten moeten ook rekenen op een gedocumenteerde onafhankelijkheidsreview tussen de assistlaag en de gekwalificeerde verificatie, die we u helpen structureren.

Waarom zouden we niet gewoon ChipAgents of Normal Computing kopen?

Dat zou kunnen. Beide zijn goed gefinancierd, technisch geloofwaardig en hebben echte klanten. De reden dat teams na het evalueren van hen naar ons komen, is meestal een van drie dingen. Ten eerste haalde het cloud-deploymentmodel hun beveiligingsreview niet (vaak voorkomend). Ten tweede hadden ze fijnafstemming nodig op een eigen aangepaste-extensie-ISA die het productteam niet kon prioriteren. Ten derde wilden ze een aangepaste integratie in een bestaande Jenkins / regressie / sign-off-flow die het productteam niet kan ondersteunen zonder een professionele-dienstenopdracht van zes cijfers. Als geen van die op u van toepassing is, is het product waarschijnlijk het juiste antwoord en zeggen we dat. Als ze wél van toepassing zijn, bouwen we de aangepaste laag en laten we u achter met een systeem dat uw eigen engineers kunnen onderhouden. Bij pilots raden we aan alle drie de opties vier weken op dezelfde RTL te zetten. De bake-off is goedkoop vergeleken met een verkeerde gok.

Wat is jullie standpunt over de AlphaChip / Markov-controverse voor RL-plaatsing?

Wij denken dat de kritiek van Igor Markov technisch correct was op de specifieke cijfers. Google Circuit Training op 32 uur versus afgestemde simulated annealing op 12,5 uur en een commerciële Cadence-tool op 0,05 uur is geen verhaal van RL die plaatsing wint voor mainstream-SoC's. Dat betekent niet dat RL nutteloos is voor silicium. Het betekent dat de framing uit 2020 verkeerd was. De plekken waar wij denken dat RL-plaatsing vandaag zijn rekenkracht verdient, zijn chiplet- en 3D-IC-floorplanning waar de ontwerpruimte echt nieuw is, thermisch bewuste analoge layout waar bestaande tools zwak zijn, en transfer learning over nauw verwante RISC-V IP-families waar een agent getraind op uw vorige generatie u een warme start geeft. Wij presenteren RL-plaatsing niet tegen DSO.ai of Cerebrus op een monolithische digitale SoC op 5nm. Dat is een gevecht dat we zouden verliezen en waarvoor u zou betalen.

Hoe gaan jullie om met het feit dat 70% van de respins voortkomt uit spec-wijzigingen, niet uit logica-bugs?

Eerlijk gezegd is dit het lastigste probleem in verificatie en geen enkele AI-tool lost het netjes op. Wat wij doen, is de spec behandelen als een eersteklas input voor de verificatie-flow. De LLM bewaakt de spec-repo (Confluence, Google Docs, Git, welke u ook gebruikt) en markeert eigenschappen waarvan de onderliggende aanname is veranderd. Wanneer een reviewer een sectie van de spec als herzien markeert, worden de afhankelijke eigenschappen automatisch opnieuw gedraaid en gaat het delta-rapport naar de DV-lead voordat de volgende regressie sluit. Dit elimineert spec-drift niet. Niets doet dat. Het maakt de drift zichtbaar in uren in plaats van in silicium. De allergrootste winst die we hierop zien, is het vangen van "spec twee sprints geleden gewijzigd en niemand draaide de getroffen formele eigenschappen opnieuw" voordat het zich door de hiërarchie verspreidt.

We bezitten al JasperGold. Moeten we het vervangen?

Nee. JasperGold is de beste commerciële formele engine en we gebruiken het wanneer de klant het al bezit. Wat we toevoegen is de LLM-assistlaag erbovenop (assertiegeneratie, tegenvoorbeeld-interpretatie, vacuiteits-sanity-checks) en een CI-integratie die de meeste teams niet de tijd hebben genomen om netjes te bouwen. Het rendement op uw bestaande JasperGold-investering gaat omhoog, niet omlaag. Als u JasperGold niet bezit en de basis- + per-seat-prijs niet kunt rechtvaardigen, raden we doorgaans een hybride aan van Questa Formal (goedkoper per seat) voor bulkregressie en SymbiYosys (open-source) voor geautomatiseerde eigenschapsdebug. We hebben deze stack geleverd aan RISC-V IP-startups waar een JasperGold-aankoop geen optie was.

Voor hoe klein een team kan dit werken?

We hebben nuttige flows gebouwd voor een RISC-V IP-startup van 6 personen en we hebben gebouwd voor een AI-accelerator-bedrijf van 400 personen. De ondergrens is de aanwezigheid van ten minste één engineer die comfortabel SVA leest en een formele tegenvoorbeeld-trace interpreteert. Als niemand in het team een SVA-eigenschap kan lezen, gaat geen enkele LLM-ondersteunde flow dat gat dichten, en zou u voor die vaardigheid moeten aannemen of inhuren voordat u met ons of iemand anders in zee gaat. Voorbij die basislijn schaalt de opdracht met hoeveel RTL er in scope is. Een enkel businterface-blok is een klus van zes weken. Een volledige RISC-V-core met aangepaste extensies en een interconnect-fabric is vier tot zes maanden.

Uw first-silicon-succespercentage is 14%. De rekensom op door LLM gegenereerde RTL is slechter.