摩尔定律已死。AI 是 除颤器：战略要务 强化学习在 下一代硅架构中

执行摘要：硅悬崖

全球半导体产业正站在一个岌岌可危的十字路口——一个技术史学家很可能 会将其划定为“经典缩放”时代终点的拐点。五十余年来，产业依循 摩尔定律这一经验规律的有节奏节拍前进：晶体管密度大约每两年翻一番， 带来可预期的性能与效率红利。这一节奏支撑了数字经济， 使个人电脑革命、云计算崛起以及智能手机普及成为可能。然而，随着制程工艺逼近 3nm、2nm 以及即将到来的埃级节点的原子极限，传统 进步引擎已然卡死。我们已进入物理反噬的时代。“光刻缩小” 带来的自动提速“免费午餐”已经结束，取而代之的是热节流、量子隧穿与互连瓶颈构成的残酷 图景——它们威胁着计算进步的停滞。 我们面临的危机不仅是制造物理层面的危机，更是设计 复杂性的危机。现代片上系统（SoC）堪称人类迄今建造的最复杂人工制品， 包含数十亿晶体管，组织成错综复杂的逻辑、存储与互连 ¹

层级。为这些组件进行布局——在功耗、性能与面积（PPA）之间优化——的设计空间 超过了可观测宇宙中 原子的数量。数十年来，人类工程师借助基于启发式的 电子设计自动化（EDA）工具，凭直觉与经验法则在这一空间中导航。 如今，这一路径已撞上硬性认知天花板。将数十亿组件 放置到位以最小化线长与热量、同时满足数千项硬约束的问题， 已超出人类认知负荷。传统工具依赖 20 世纪 80 年代发展的模拟退火等算法， 将设计困于局部最优，无法感知释放极紫外（EUV）光刻潜力所需的 全局架构举措。 本白皮书是 Veriprajna 的宣言，为从以人为中心的启发式 向 AI 原生设计这一范式转变确立框架。我们主张，人工智能—— 尤其是深度强化学习（RL）——是摩尔定律 ³

所需的除颤器。将芯片物理设计重新框定为 类似国际象棋或围棋的序贯博弈，而非静态优化任务，我们得以发现“异星”架构： 违背人类对称与直觉、却经物理验证可运行得更快、 更凉、更高效的布局。我们剖析 Google AlphaChip 的开创性工作， 以及 MediaTek、NVIDIA 等巨头的产业验证，证明 RL 智能体并非 实验玩具，而是硅霸权的新引擎。 对企业而言，向 Deep AI 解决方案的转型已非可选的研发实验；它是后摩尔时代 生存的决定性战略。 ⁶ 对企业而言，向 Deep AI 解决方案的转型已非可选的研发实验；它是后摩尔时代 生存的决定性战略。

1. 摩尔定律之死与认知天花板

1.1 经典缩放的崩塌

要理解芯片设计中 AI 的必要性，须先认识传统缩放所面临问题的 量级。Gordon Moore 1965 年的预测本质上是一项 经济观察：组件越小，批量生产成本越低， 驱动集成的良性循环。数十年间，这一规律成立。Dennard 缩放 伴随摩尔定律，确保晶体管缩小时功耗密度保持 恒定，使时钟频率得以提升而不熔化芯片。

Dennard 缩放于 2000 年代中期因漏电流与热限制而崩塌， 迫使产业进入多核时代。如今，摩尔定律本身也在动摇。3nm 等先进节点上 单晶体管成本不降反升，源于多重图形化与 High-NA EUV 光刻的极端复杂性。此外，性能增益 正在递减。我们已进入“暗硅”时代：热约束要求芯片 相当比例的晶体管在任意时刻保持断电， 以防热失控。瓶颈已从晶体管栅极转向连线。在 现代纳米级工艺中，微观铜互连的电阻与电容 主导信号延迟与功耗。信号穿越逻辑 门仅需皮秒，却可能需纳秒才能穿过电阻性 连线迷宫横越整片晶圆。 ¹

这一物理现实意味着，模块的几何排布——布图规划——是 芯片性能最关键的决定因素。拉长关键路径的劣质布图 无法靠更快的晶体管弥补。人类工程师偏爱的“曼哈顿”布局—— 整齐、正交的行列——是人类 组织局限的美学产物，而非物理最优。它们利于人类理解 却不利于电子流动。 ³

1.2 认知负荷与搜索空间爆炸

现代逻辑综合与物理设计的复杂性令人瞠目。高端 AI 加速器或服务器 CPU 可能包含数千个存储宏（SRAM）与数百万 标准逻辑单元。可能布局的排列组合是一个大到使 暴力搜索不可能的数字。

设计者须同时优化相互冲突的目标：

1.​ 线长（HPWL）： 最小化互连总长度以降低延迟与 动态功耗。

2**.​ 时**序收敛： 确保信号在精确时钟周期 窗口内到达触发器，覆盖数十亿条路径。

3**.​ **拥塞： 确保金属层有足够物理空间布线 而不短路。

4.​ 热密度： 分散高活动逻辑以防热点降低 可靠性或触发节流。

人类工程师以“分而治之”管理这一复杂性。他们将芯片 拆成较小、可管理的模块，分别优化后再拼接。 虽实用，这一方法牺牲全局最优。某一模块的优化可能 在相邻模块造成拥塞噩梦，但人类设计者无法 在脑中模拟布局决策在整个系统中的连锁效应。我们已 触及“湿件”优化的极限。 ³

1.3 启发式的失败

传统 EDA 工具旨在协助人类工程师，将这一过程中繁琐的 环节自动化。它们依赖“启发式”——源自过往 经验的经验法则。例如，“将相连模块放近”就是一条启发式。虽 大体合理，却无法考虑布线拥塞或密集区域 电源网格压降等二阶效应。

模拟退火（SA）等算法自 20 世纪 80 年代以来一直是布图规划的行业标准， 通过随机移动模块并“冷却”系统以 收敛到解。然而，SA 在现代语境下有两个致命缺陷。其一，它是 无记忆的 。每次 SA 运行都从随机种子开始， 不从前一次运行学习，也不从上一代 芯片设计中迁移知识。它反复消耗不同算力量，从零开始 解决同一类问题。其二，它极易陷入 局部极小值 。在现代 PPA（**功耗、性能、**面积）指标崎岖、 高维的景观中，SA 往往 满足于“够好”的解，因为它无法“看见”藏在高成本山脊背后的 全局最优。 ⁴

结果是芯片设计仍是劳动密集、迭代的过程。专家团队 物理设计工程师耗费数周或数月手工调整布图， 手动移动宏块以修复启发式工具遗漏的时序违规。这一 “人在回路”瓶颈是先进硅成本飙升与 上市时间延长的首要驱动。 ¹²

2. 范式转变：芯片设计即博弈

2.1 从启发式到习得直觉

Veriprajna 倡导设计自动化哲学的根本转变：从 启发式（静态规则）转向 习得直觉（动态策略）。正如国际象棋特级大师 不计算每一步棋，而依靠深度、模式匹配的 直觉识别最强着法，AI 智能体也能为硅 物理培养出“直觉”。

这一范式转变由 深度强化**学习（RL） 赋能。**在此框架中，我们 将芯片布图规划视为要玩的博弈，而非要求解的数学问题。

●​ 棋盘： 硅晶圆（画布），离散为放置位点网格。

●​** 棋子**： 网表组件——存储宏、逻辑簇与 IP 模块。

●​ 着法： 将组件放置在特定 $(x, y)$ 坐标与取向上。

●​ 得分： 源自最终布局物理特性的复合奖励函数 （线长、功耗、面积、时序）。

通过在各类芯片上数百万次“对弈”，RL 智能体习得泛化 策略。它学会将存储控制器放在 I/O 接口附近可降低延迟； 学会以特定簇状模式排列算术单元可降低拥塞。 关键是，它习得这些规则并非因为人类编程，而是因为 这样做获得奖励。 ³

2.2 硅的马尔可夫决策过程（MDP）

技术上，我们将布图规划问题表述为马尔可夫决策过程（MDP）。

1.​ 状态空间（$S_t$）： 在第 $t$步，状态包括当前部分布局（哪些 模块已放置）、画布上可用空间的“掩码”，以及剩余未放置模块（网表图）的丰富特征 表示。状态须 捕捉电路的复杂拓扑——哪些模块与哪些相连、 连接强度如何。 ¹²

2.​ 动作空间（$A_t$）： 动作是决定下一个宏块放置何处。在 AlphaChip 表述中，画布离散为网格（如 $128 \times 128$）， 动作即选择网格单元。这一序贯决策过程有别于 试图同时求解所有位置的解析式布局器。序贯 特性使智能体可根据布局涌现的现实 调整策略。 ¹²

3.​ 转移概率（$P$）： 环境是确定性的；在单元格放置模块 $(i, j)$ 可靠占据该空间并更新密度图。

4.​ 奖励函数（$R_t$）： 这是行为驱动因素。与仅有稀疏 胜负信号的棋类游戏不同，芯片设计提供稠密、多目标奖励。奖励 $R$ 通常 是成本的负加权求和，旨在最小化： ​ ​ $$R = - (\alpha \cdot \text{HPWL} + \beta \cdot \text{Congestion} + \gamma \cdot \text{Density} + \delta \cdot \text{TimingPenalty})$$ ​ ​ 其中 HPWL 为半周长线长（线长的代理指标）。智能体寻求 最大化累积奖励，对应于最小化 PPA 成本。12

2.3 “异星”布局现象

该方法最有说服力的验证之一，是所得设计的视觉特征。人类工程师受认知可管理性约束，偏爱逻辑 分组与对称。我们将存储块排成整齐列、逻辑置于矩形 区域。我们称之为“曼哈顿”布局，因其类似城市街区结构。 然而，RL 智能体不受人类视觉秩序需求的束缚。其首要忠诚

在于成本函数的物理。因此，AI 生成的布图在人类眼中往往显得混乱。 宏块散布于不规则簇中；逻辑云呈无定形。 这些被称为“异星布局”。然而模拟显示，这些异星配置 然而，RL 智能体不受人类视觉秩序需求的束缚。其首要忠诚 持续优于人类设计。“混乱”实则是更高阶的秩序—— 一种超优化，以刚性人类几何无法做到的方式最小化关键网络的欧氏距离。 AI 发现信号最短路径很少是沿 主轴的直线，而往往是穿过可用空间的精巧编织。 这就是“除颤器”效应：向停滞的 设计流程注入反直觉、物理最优的活力。 ⁶

3. AlphaChip 革命：技术深潜

3.1 发现架构

Google 的 AlphaChip（2021 年《Nature》论文首次披露）堪称 EDA 领域 AI 的“斯普特尼克 时刻”。它是首次严格证明深度强化 学习智能体可在商用级硅上超越专家人类团队。 理解 AlphaChip 架构对把握 Veriprajna 方法的潜力至关重要。

AlphaChip 的核心创新，是将芯片网表感知为图，而非文本列表。 标准卷积神经网络（CNN）擅长处理图像 （规则像素网格）。然而网表是超图——由连线连接的 逻辑门不规则网络。两个门在网表文本中相邻，却可能应置于芯片 相对角，反之亦然。

AlphaChip 采用新颖**的 基于边的图神经网络（Edge-GNN） **。

●​ 嵌入： 系统为网表中每个节点（宏/簇） 与每条边（连线）创建向量嵌入。

●​ 消息传递： 经 GNN 多层，信息在 图上传播。存储控制器节点“学会”它与三跳之外的特定 算术逻辑单元（ALU）节点高度相连。所得嵌入捕捉各组件的 拓扑“中心性”与“引力”。

●​** 策略与价值网络：** 这些嵌入输入两个神经网络。策略网络 预测最佳下一步（当前模块放何处）的概率分布。价值网络 从当前部分状态估计芯片最终质量，引导搜索。 3.2 预训练与迁移学习 ³

AlphaChip 的“超能力”，也是其与模拟退火的关键差异，是

迁移学习 。Google 在多样化芯片 模块数据集上预训练智能体——存储控制器、TPU 核心、PCIe 接口及开源 RISC-V 设计 （如 Ariane）。在这些多样景观上练习，智能体习得布图规划的通用原则。 例如，它学会将布线密集型模块放在 晶圆中心通常导致拥塞。 面对 全新、未见过的 TPU 模块时，智能体并非白纸一张地

从零开始，而是带着预训练直觉起步。这使其在数小时内 收敛到超人类布局，而人类团队需数周。随着智能体设计更多 芯片（TPU v5e、v5p、Trillium），它愈发聪明，形成任何 启发式工具都无法匹敌的改进良性循环。 3.3 优越性指标 ⁶

AlphaChip 对 Google TPU 代际的影响可量化且深远。

●​ 速度： 设计周期从数月压缩至数小时。

●​** 线长**： 总线长显著缩短，直接关联电容与功耗降低。

●​ 面积： 宏块更紧密封装，可缩小晶圆面积或在相同 封装面积内纳入更多逻辑。

●​** **时序： RL 智能体优化时序收敛，减少需手工修复的“负松弛” 路径数量。 ​

在最新第六代 Trillium TPU 中，AlphaChip 用于设计更大 比例的模块，贡献峰值算力 4.7 倍提升

及相较上一代 67% 能效改善。6 4. 产业验证：MediaTek 案例研究 Google 的成功或可被视为超大规模企业无限算力的独特优势，

但领先无晶圆半导体公司 MediaTek 采用该技术，

证明其广泛的商业可行性。MediaTek 运用 AlphaChip 原理优化旗舰 Dimensity SoC，为全球数百万 Android 智能手机供能。 4.1 Dimensity 与 PPA 三要素 MediaTek 的 RL 布图规划瞄准移动硅的圣杯：

功耗、性能与面积（PPA）。在激烈竞争的移动市场，5% 续航

提升或 2% 晶圆缩小可决定市场领导地位。 表 1：MediaTek Dimensity 9400/9500 性能增益（归因于先进 设计与工艺）

指标 相对上一代

改进	战略含义 单核性能	+35%（Dimensity 9400）
更快应用启动与	响应。	多核性能 +28%（Dimensity 9400）
更强多任务与	后台处理能力。	功耗效率 +40%（Dimensity 9400）
显著更长续航；	对 5G/AI	更强多任务与 后台处理能力。 工作负载至关重要。
GPU 效率	+44% 省电	移动设备上“主机级” 游戏而无热 节流。
AI 处理（NPU）	算力 2 倍 / 功耗降 33% 支持端侧	生成式 AI（LLM、Stable Diffusion）。 数据综合自 MediaTek 新闻稿与技术剖析。

这些增益是工艺节点改进（台积电 3nm）、架构 ¹⁸

变更（全大核）与物理设计的综合结果，但 MediaTek 高管明确将 实现这些指标的布图归功于“智能 EDA”与 RL 算法。 具体而言，RL 智能体帮助优化复杂 L3 缓存与 存储控制器层级的布局，缩短线长与延迟，直接贡献于 功耗效率数据。 4.2 跨行业涟漪效应 ⁶

MediaTek 的成功引发行业“FOMO”（错失恐惧）浪潮。

竞争对手与合作伙伴均认识到，RL 驱动的 PPA 优化是

竞争必需品。 ●​ 三星晶圆厂 报告称采用类似 AI 驱动流程，在关键模块上降功耗 8%，

时序改善超 50%，周期从数月缩短至数周。 ●​ 学术验证： 哈佛、NYU 与佐治亚理工教授将 ²²

AlphaChip 方法称为现代研究的“基石”，验证这是 根本性科学进步，而非单纯产品特性。 5. 超越布图规划：标准单元与布线 ⁶

Veriprajna 的愿景超越大型宏块布局。RL 革命是

分形的；它适用于宏观与微观尺度。 5.1 NVIDIA NVCell：微观优化

Google 聚焦“宏观”视角，NVIDIA Research 则瞄准

标准单元布局 的微观世界。标准单元（如 NAND 门或触发器）是数字设计的 原子单元。优化这些单元内部布局——排列晶体管与 内部连线——是涉及 3nm/2nm 级复杂设计规则检查（DRC）的 极其细致的工作。 NVIDIA 的 NVCell 框架利用强化学习自动化这一过程。

●​ 方法： NVCell 结合模拟退火做初始布局

与 RL 智能体做详细布线与 DRC 修复。RL 智能体学会“清理” 布局，移动连线与过孔以满足制造规则同时最小化 面积。 ●​ 结果： NVCell 生成的布局在面积上 92% 小于或等于

专家版图工程师手工制作者，且零人工 干预。 ●​ 含义： 缩小标准单元库本身，使使用该库的每颗芯片

更小更高效。这是倍增优势。 5.2 布线前沿 ⁷

下一重大障碍是 布线 ——用数百万条连线连接已放置组件，

跨越 10–15 层金属。这是规模巨大的 3D 迷宫求解问题。传统 布线器（如 A* 搜索）顺序布线网络：先布 Net A，再 Net B。轮到 Net Z 时，板面已拥挤，导致拥塞与长绕路。 RL 智能体正被开发用于“拥塞感知”布线。将布线视为

多智能体路径规划问题，AI 可预见拥塞。布线 Net A 的 智能体可能故意选择稍长路径，为 Net B 留出关键通道， 而它（从 GNN 嵌入）知道 Net B 是时序关键路径。这种“协作” 远见对顺序启发式不可能，但对训练于全局 奖励函数的 RL 智能体却自然而然。 6. Veriprajna 方法：面向企业的 Deep AI ⁶

Google 与 NVIDIA 的例子代表超大规模研发巅峰。然而对更广泛的半导体市场——汽车、IoT、工业与消费

电子——采用 RL 并非克隆 GitHub 仓库那么简单。开源研究论文与 生产级流片流程之间存在巨大鸿沟。 Veriprajna 的存在正是为了弥合这一鸿沟。 6.1 “封装器”与“Deep AI”之辨 当今许多咨询公司提供的“EDA 用 AI”不过是 LLM

封装器——为遗留工具写 Tcl 脚本的聊天机器人。虽有助于生产力，

却不具变革性，不改变芯片物理。 Veriprajna 提供 Deep AI 解决方案 。我们不仅自动化工具的 界面；我们 替换环路内的 优化引擎。我们的智能体直接与网表

与物理引擎交互**，基于 R**L 策略做出数百万布局决策，而非仅 编写脚本命令。 6.2 数据工厂挑战 RL 的首要进入壁垒是数据。RL 智能体渴求数据。Google 享有

统一仓库中每款 TPU 设计的便利。多数企业拥有“脏”数据——遗留

设计散落服务器、格式各异（LEF/DEF、GDSII）、命名 不一致。 Veriprajna 的解决方案：我们构建 EDA 数据湖。基础设施摄取遗留设计 文件，清洗规范化，并转换为“离线 RL”训练数据集。我们 将贵司数十年流片历史转化为竞争资产，训练定制 “企业大脑”，凝聚设计团队过去十年的集体智慧。6 6.3 “黑箱”信任问题 统一仓库中每款 TPU 设计的便利。多数企业拥有“脏”数据——遗留 设计散落服务器、格式各异（LEF/DEF、GDSII）、命名

重大文化障碍是神经网络“黑箱”本质。资深工程师看着

“异星”RL 布局会问：“为何把时钟分频器放那里？是幻觉吗？” Veriprajna 的解决方案：我们为 EDA 实现可解释 AI（XAI）。仪表板不仅 展示最终结果，还展示“奖励轨迹”。我们可视化智能体 决策过程，高亮敏感度图，显示哪些约束 （拥塞、时序、热）驱动特定布局决策。我们证明“异星” 布局并非随机，而是对人类工程师未察觉拥塞热点的 计算响应。 6.4 基础设施与成本 ²⁷

训练 RL 智能体需要大量 GPU 算力。批评者指出训练的高计算

成本是缺点。然而这是 CAPEX 与 OPEX 的权衡。 ●​ 传统： 高 OPEX（工程师薪酬）与数月延迟（机会成本）。

●​** RL 驱**动： 高初始计算 CAPEX（训练），但推理（生成新设计）

边际成本近零，且大幅缩短上市时间。 ​ Veriprajna 通过迁移学习优化这一点。我们在公开数据（OpenROAD、RISC-V）上 预训练芯片设计“基础 模型”。客户项目仅需在其特定 IP 上“微调”，将计算成本降低 数个数量级，相较从零训练。12 7. 比较格局：Veriprajna 与商业 工具

EDA 巨头 Synopsys 与 Cadence 也已认识到 AI 趋势。将 Veriprajna 的 Deep AI 方法

与这些既有方案对比定位很重要。 表 2：AI-EDA 解决方案比较分析

特性

Synopsys DSO.ai	Cadence	Cerebrus Veriprajna（Deep	RL） 核心技术
AI 驱动设计	空间探索 （DSE）。调工具 参数。 强化	学习用于 参数调优与 流程优化。 深度 RL 直接	物理设计。 智能体直接 放置宏/单元。 优化 层级
元优化： 以不同	设置（旋钮）多次 运行标准工具。 流程 优化： 自动化	RTL 到 GDS 步骤。 原子 优化： 智能体_即_布局器。	它玩布局 博弈。 “异星”能力 低。仍依赖 底层
解析式布局器	引擎。 中。可找到 反直觉流程 设置，但布局	受遗留引擎 约束。 高。 生成 根本性 新颖拓扑	（“异星布局”）。 学习范围 项目特定。 强化
基础	Col1	新设计常	需重学。

学习具一定	根本性 新颖拓扑	（“异星布局”）。 迁移 能力。	模型。在庞大数据集 上预训练； 跨架构 真正迁移 学习。
透明度	黑箱产品。	专有 生态。	开放/可定制。 客户拥有 训练策略与 权重。
经济模式	昂贵许可 附加。	昂贵许可 附加。	解决方案/服务。 我们在贵组织内 构建 能力。

分析基于行业文献与技术比较。 ²²

DSO.ai 与 Cerebrus 是优化现有流程 参数 的出色工具 （如找到合适综合力度），Veriprajna 旨在用习得策略替换 算法 本身。我们不仅调校引擎；我们用电动机 替换内燃机。

****8. 结论：后摩尔时代的战略路线图

摩尔定律已死。物理驱动缩放的可靠心跳已停。但对算力的需求—— 正由我们讨论的 AI 革命驱动——呈指数加速。 供给（硅缩放）与需求（AI 算力）之间的这一分歧 制造只有 AI 自身能解决的危机。

强化学习是除颤器。它通过解锁新缩放维度重启产业心脏：复杂性缩放 。 若无法让晶体管大幅 更小，就必须让它们排列得大幅更聪明。

对半导体企业，前路清晰却充满挑战。它需要工程文化 转型：

1.​ 拥抱异星： 超越对人类可读“曼哈顿”布局的偏见。信任 智能体经物理验证的结果。

2.​ 投资数据基础设施： 遗留设计是最宝贵 IP。清洗、 存储并用其训练 AI。

3.**​ 从人头转向算力： **未来精英设计团队不是 50 名 手工布局工程师，而是 5 名在 GPU 集群上 指挥 RL 智能体舰队的工程师。

Veriprajna 已准备好成为这一转型的伙伴。我们不卖工具；我们 交付设计不可能之物的能力。我们正在构建芯片设计 芯片的未来，创造智能的递归环路，将产业带远 摩尔定律的局限。

棋盘已摆好。棋子正在移动。是时候让智能体下棋了。

附录：技术术语表

Edge-GNN（图神经网络）： 处理以图（节点与边）结构化数据的神经网络。“以边为中心”指网络显式 更新连线（边）与门（节点）的表示，对 理解布线拥塞至关重要。 HPWL（半周长线长）： 估算连接一组引脚所需线长的标准启发式。计算为包围所有引脚的

**边界框周长的一半。最小化 **HPWL 是最小化延迟与功耗的主要代理。 MDP（马尔可夫决策过程）： 建模决策的数学框架， 结果部分随机、部分受决策者控制。

它是强化学习的形式基础。 PPO（近端策略优化）： 流行的强化学习算法，在实现简易性、样本复杂度与调参简易性之间 取得平衡。OpenAI（ChatGPT 训练）与 Google（AlphaChip）均采用。

迁移学习： 将在一任务开发的模型复用为第二任务模型起点的机器学习技术。在 EDA 中，即用设计 CPU 习得的 “直觉”帮助设计 GPU。 参考文献

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21. MediaTek Announces Breakthrough in Artificial Intelligence and Chip Design，2025年12月11日访问， https://www.mediatek.com/tek-talk-blogs/mediatek-announces-breakthrough-in-artificial-intelligence-and-chip-design

22. Cadence Extends Digital Design Leadership with ML-based Cerebrus - AI-Tech Park，2025年12月11日访问， https://ai-techpark.com/cadence-extends-digital-design-leadership-with-ml-based-cerebrus/

23. NVCell: Generate Standard Cell Layout in Advanced Technology Nodes with Reinforcement Learning - Research at NVIDIA，2025年12月11日访问， https://research.nvidia.com/publication/2020-12_nvcell-generate-standard-cell-layout-advanced-technology-nodes-reinforcement

24. NVCell: Standard Cell Layout in Advanced Technology Nodes with Reinforcement Learning，2025年12月11日访问， https://research.nvidia.com/publication/2021-12_nvcell-standard-cell-layout-advanced-technology-nodes-reinforcement-learning

25. AI boost for standard cell layout at 3nm ... - eeNews Europe，2025年12月11日访问， https://www.eenewseurope.com/en/ai-boost-for-standard-cell-layout-at-3nm/

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27. The Five Biggest Challenges in Enterprise AI Adoption - Vantiq，2025年12月11日访问， https://vantiq.com/blog/the-five-biggest-challenges-in-enterprise-ai-adoption/

28. The Limits Of AI's Role In EDA Tools - Semiconductor Engineering，2025年12月11日访问， https://semiengineering.com/the-limits-of-ais-role-in-eda-tools/

29. AI in Test Engineering: Use Cases, Tools, and Real-World Impact - Tessolve，2025年12月11日访问， https://www.tessolve.com/blogs/ai-in-test-engineering-use-cases-tools-and-real-world-impact/

30. Is Synopsys more user friendly to beginners compared to Cadence? : r/chipdesign - Reddit，2025年12月11日访问， https://www.reddit.com/r/chipdesign/comments/1ica16y/is_synopsys_more_user_friendly_to_beginners/

31. EDA Deep Dive - Part 3: The AI Era - by Bharath Suresh - Chip Insights，2025年12月11日访问， https://chipinsights.substack.com/p/eda-deep-dive-part-3-the-ai-era

32. DSO.ai: AI-Driven Design Applications - Synopsys，2025年12月11日访问， https://www.synopsys.com/ai/ai-powered-eda/dso-ai.html

33. Cadence Cerebrus In SaaS And Imagination Technologies Case Study，2025年12月11日访问， https://semiengineering.com/cadence-cerebrus-in-saas-and-imagination-technologies-case-study/