Semi-conducteurs

Les fournisseurs d'EDA déploient des agents d'IA, et la nature de votre risque de tapeout a évolué. Cadence a lancé ChipStack AI. Synopsys a franchi le cap des 100 tapeouts en production avec DSO.ai. Siemens a dévoilé Fuse lors du GTC 2026. Les outils sont bien réels et les gains sont tangibles — mais chacun d'eux optimise des métriques au sein de son propre flux, et les améliorations internes à l'outil ne survivent pas toujours jusqu'au silicium.

Où réside désormais le risque de tapeout : aux jointures entre outils

Les présentations commerciales occultent l'endroit où le risque se concentre. DSO.ai optimise au sein de l'environnement Synopsys. Cerebrus optimise au sein de Cadence. Aucun des deux ne vous précise que les améliorations de métriques obtenues dans leur outil ne se traduisent pas toujours par de meilleurs résultats post-silicium. Une conception affichant une fermeture de timing 20 % supérieure peut tout de même échouer au niveau de l'intégrité du signal du boîtier, à l'interface des chiplets ou lors de la qualification de fiabilité.

Avec seulement 32 % des conceptions réussissant dès le premier silicium, le risque de tapeout se situe aux frontières — entre outils, entre conception et fabrication, entre vos modèles et la réalité de la fonderie. C'est précisément là qu'une validation indépendante des fournisseurs s'impose, et là où un audit inféodé au flux d'un seul éditeur reste aveugle.

Le tapeout à 724 millions de dollars et ses conséquences sur les choix d'IA

Aux nœuds technologiques avancés, chaque décision relative aux outils d'IA comporte un poids financier démesuré :

• Les coûts NRE à 3 nm ont atteint 581 millions de dollars ; à 2 nm, les estimations s'élèvent à 724 millions de dollars.
• Les jeux de masques à eux seuls atteignent 40 millions de dollars à 3 nm, et un respin ajoute 50 à 100 % de ce coût de masque, assorti de 3 à 6 mois de retard.
• Les wafers 2 nm de TSMC coûteront plus de 30 000 $ l'unité, soit un bond de plus de 50 % par rapport au 3 nm.

Face à ces enjeux économiques, déployer une OPC pilotée par l'IA qui accélère le délai de masquage de 45x — comme le démontre NVIDIA cuLitho — permet d'économiser des millions. Mais intégrer des assertions générées par l'IA qui affaiblissent subtilement la couverture des propriétés de vérification formelle peut coûter 40 millions de dollars lorsque le cas limite manqué atteint le silicium (voir nos recherches sur l'exactitude du matériel d'IA).

Nous abordons l'intégration des outils d'IA comme un problème d'ingénierie des risques. La question n'est pas de savoir si l'IA accélère votre équipe — c'est le cas. La question est de déterminer si cette accélération introduit des angles morts que votre méthodologie de vérification ne peut détecter.

Notre audit neutre vis-à-vis des fournisseurs opère aux jointures entre éditeurs. Nous :

• Auditions la couverture pilotée par l'IA pour déceler toute inflation artificielle des métriques ;
• Validons que les assertions générées par l'IA capturent l'intention de conception plutôt que le simple comportement observé en simulation ;
• Évaluons si les gains de PPA optimisés par l'IA se maintiennent lors de la vérification physique et de la qualification de fiabilité.

L'IA agentique en vérification : multiplicateur de productivité ou illusion de couverture ?

Les gains de productivité revendiqués sont bien réels : DSO.ai a permis un gain de 3 % sur la puissance totale pour une puce en 5 nm et une réduction de 8x des heures d'ingénierie sur un projet de GPU en 5 nm. Cependant, la productivité ne garantit pas la couverture. Synopsys VSO.ai cible de manière autonome la clôture de couverture. ChipAgents a démontré des équipes de vérification multi-agents lors de la DVCon 2026. Certaines équipes rapportent que l'IA réduit les cycles de test de 30 %. D'autres constatent que la génération aléatoire sous contraintes pilotée par l'IA converge vers un sous-ensemble restreint de l'espace d'états tout en gonflant artificiellement les chiffres de couverture fonctionnelle. Ces deux observations sont exactes.

Les métriques de couverture ne constituent qu'un substitut indirect à l'exhaustivité de la vérification, et non sa mesure directe. Une IA qui atteint des points de couverture non couverts en privilégiant des états faciles d'accès plutôt que des cas limites complexes fait grimper les pourcentages tout en laissant inchangé le risque d'anomalies résiduelles.

Nous concevons des cadres indépendants de validation de couverture en dehors du flux des fournisseurs d'EDA — une vérification de la vérification, illustrée dans une démonstration fonctionnelle. Ces cadres mesurent :

• La diversité d'exploration de l'espace d'états ;
• Le taux de découverte d'anomalies uniques au fil du temps ;
• La capacité des stimuli générés par l'IA à atteindre les cas limites architecturaux déterminants pour votre conception spécifique.

Prédiction du rendement d'un nœud à l'autre : pourquoi votre modèle 5 nm échoue à 3 nm

Les modèles entraînés sur les données SPC et FDC en ligne issues d'un procédé 5 nm mature ne s'adaptent que rarement au 3 nm ou 2 nm sans un réentraînement substantiel, car la physique des défauts change à chaque nœud. Les défauts aléatoires se comportent différemment sur les géométries GAA par rapport au FinFET, et les défauts systématiques issus des effets stochastiques de l'EUV — quasi inexistants à 7 nm — dominent la perte de rendement à 3 nm et en deçà.

La problématique des données accentue ce défi : l'industrie n'analyse que 5 à 10 % de ses données de fabrication, et les scientifiques des données consacrent 80 % de leur temps à l'alignement et au nettoyage des données.

Les méthodes récentes apportent une aide précieuse mais ne se généralisent pas d'elles-mêmes. L'apprentissage à faible nombre d'exemples (few-shot learning) permet de classifier les défauts avec un volume minimal de données étiquetées — un atout capital quand le coût d'un wafer 2 nm dépasse 30 000 $ — et les approches multimodales combinant images MEB et résultats de tests sur tranche ont amélioré d'environ 12 % la classification des défauts critiques. Toutefois, un classificateur entraîné pour une fabrique donnée ne se transpose pas directement à une autre exploitant le même procédé nominal.

proteanTecs et PDF Solutions développent des solutions d'analyse télémétrique au niveau du silicium, mais intégrer leurs données au monitoring en ligne de votre fonderie et aux résultats DFT de votre équipe de conception nécessite des pipelines sur mesure. Nous bâtissons cette couche d'intégration, assortie de cadres d'apprentissage par transfert qui accélèrent l'adaptation des modèles d'un nœud à l'autre.

Chiplets, UCIe 3.0 et la complexité multi-fournisseurs

UCIe 3.0, ratifié en août 2025, offre 64 GT/s par voie avec des optimisations 3D pour le collage hybride à un pas de micro-bosse de 1 micron. La capacité CoWoS de TSMC a atteint 80 000 wafers par mois en décembre 2025, avec une hausse programmée de 58 % pour atteindre un million de wafers en 2026. L'écosystème des chiplets se développe rapidement, et l'ère monolithique des puces haute performance est désormais révolue.

Cependant, l'intégration de chiplets morcelle la responsabilité de la vérification. Les points de défaillance spécifiques sont :

• Les boîtiers multi-chiplets regroupant des dies de différents fournisseurs, nœuds de procédé et chaînes d'outils EDA exigent une coordination étroite entre des acteurs qui ne partagent pas toujours des modèles temporels détaillés.
• Les interactions thermiques entre chiplets empilés en 3D résistent à la simulation préalable à la fabrication.
• L'équilibre économique du test des puces réputées bonnes (Known-Good-Die) bascule lorsqu'un chiplet défectueux entraîne la mise au rebut d'un boîtier multi-dies d'une valeur de plusieurs milliers de dollars.

Nous définissons des protocoles de test multi-fournisseurs, concevons des environnements de co-simulation thermiquement conscients et élaborons des stratégies de test KGD équilibrant l'économie du rendement et le risque de qualification.

Contrôles à l'exportation et scission du monde de la conception

Les réglementations évoluent chaque trimestre et influent directement sur les lieux d'opération des équipes, les outils autorisés et les fonderies habilitées à produire leurs conceptions :

• Le BIS a durci les restrictions relatives aux outils d'EDA en mai 2025, avant de les assouplir partiellement en juillet après les mesures de représailles de la Chine sur les exportations de terres rares.
• Samsung et SK Hynix ont perdu leur statut VEU pour leurs usines en Chine à compter de décembre 2025.
• En janvier 2026, le BIS a instauré une procédure d'examen au cas par cas pour l'octroi de licences d'exportation de puces d'IA avancées.

L'IA accentue la complexité de la conformité. Les outils d'EDA basés sur l'IA dans le cloud exigent le téléversement de données de conception propriétaires, et les systèmes d'IA agentique explorant de manière autonome les espaces de conception génèrent des artefacts dérivés dont la classification douanière reste équivoque. Nous analysons l'usage des outils d'IA au regard des exigences actuelles du BIS et de l'ITAR, élaborons des flux sécurisés conservant les données dans des environnements contrôlés, et mettons en place un suivi de conformité adaptatif.

La pénurie de talents accroît encore la pression. La SIA prévoit 67 000 postes non pourvus dans les semi-conducteurs d'ici 2030, la demande excédant l'offre de près de 50 %. Cette pénurie rend l'adoption de l'IA incontournable, mais implique également que les ingénieurs chargés d'évaluer ces outils complexes sont eux-mêmes saturés.

C'est pourquoi nous concevons des architectures d'intégration minimisant la surveillance humaine continue : des pipelines de réentraînement automatisés, des cadres d'alerte directement exploitables et des modèles de déploiement permettant à des équipes resserrées d'élargir leur champ d'action.

Pourquoi ne pas faire appel à Synopsys PS, Deloitte ou McKinsey ?

Synopsys et Cadence détiennent ensemble près de 60 % du marché de l'EDA. Leurs entités de services professionnels déploient efficacement leurs propres outils, mais là réside précisément leur limite — et au sein d'un environnement hétérogène, les intérêts liés à un outil unique laissent les jointures sans protection.

Les leaders de l'EDA et les grands cabinets de conseil se cantonnent au-dessus de la couche d'ingénierie où le risque de tapeout prend corps — celle du débogage des défaillances de points chauds OPC, de l'élaboration de flux DFT assistés par l'IA et de la validation de la couverture formelle des propriétés sur un tapeout de production (l'approche détaillée dans notre livre blanc sur la vérification matérielle d'IA neuro-symbolique). C'est exactement pour cette couche que notre approche est conçue : nous intervenons en toute neutralité vis-à-vis des éditeurs, concevons des intégrations d'IA sur mesure pour votre méthodologie et votre nœud technologique, et validons que les gains obtenus au niveau des outils se concrétisent par des résultats supérieurs sur silicium.