Vérification IA des semi-conducteurs & exactitude du silicium

Votre équipe utilise déjà des LLM sur le Verilog. Les classes de bugs qu'ils ne peuvent pas attraper sont celles qui tuent le silicium.

L'étude 2024 de vérification fonctionnelle du Wilson Research Group / Siemens EDA a établi le succès au premier silicium à 14 %, le chiffre le plus bas en vingt ans de suivi. En 2020, il était de 32 %. La cause n'est pas une ingénierie négligente. C'est la complexité qui dépasse les outils de vérification, une spécification qui mute plus vite que le banc de test, et une nouvelle classe de défaillances que les LLM généralistes introduisent dans le RTL. Nous observons cinq modes d'hallucination dans le code HDL que l'industrie n'a pas encore nommés clairement.

Classe 1

Hallucination syntaxique

Du code qui ne compile pas. Attrapé par Verilator, Icarus ou le front-end de synthèse en quelques secondes. C'est la classe que l'industrie sait déjà gérer.

Classe 2

Hallucination sémantique (bloquant vs non bloquant)

Les LLM entraînés sur Python et C écrivent le Verilog comme si les instructions s'exécutaient séquentiellement. Ils utilisent des affectations bloquantes (=) à l'intérieur de blocs always_ff cadencés où des affectations non bloquantes (<=) sont requises. Le simulateur peut ordonnancer les événements dans un ordre qui masque la course critique. La synthèse produit une logique différente. Le silicium se bloque.

// Ce que le LLM a écrit. Se simule « correctement » dans certains simulateurs.
always_ff @(posedge clk) begin
  stage2 = stage1;  // bloquant
  stage3 = stage2;  // voit désormais le NOUVEAU stage2, pas l'ancien
end
// Le concepteur voulait un pipeline à 2 cycles. Le silicium livre un bypass à 1 cycle.

Classe 3

Hallucination de protocole (AXI, AHB, TileLink, PCIe)

Le code compile et passe 90 % des tests dirigés. Puis il affirme WVALID avant AWREADY, ou maintient VALID haut tout en changeant les données, ou viole une sous-clause enfouie en page 84 de la spécification AMBA. La puce fonctionne sur le banc de test interne et se bloque à l'instant où elle est connectée à un contrôleur mémoire tiers. Nous attrapons cela avec des bibliothèques SVA pré-vérifiées pour chaque protocole, pas avec davantage de cycles de simulation.

Classe 4

Hallucination de vacuité (la dangereuse)

Le LLM génère une propriété SVA. Le moteur formel la prouve. Vous livrez. La propriété était trivialement vraie parce que l'antécédent ne se déclenche jamais. C'est pire que pas de vérification du tout, parce que vous détenez un certificat qui dit « prouvé » sur une conception buguée. Tout flux formel qui n'exécute pas de vérifications de vacuité n'est que du théâtre. Siemens met en garde à ce sujet depuis 2017 et le domaine continue de livrer des outils sans cela.

// Propriété « grant follows request » générée par le LLM
property p_grant;
  @(posedge clk) req |-> ##[1:$] gnt;
endproperty
// Si le LLM a aussi posé un assume forçant req = 0 en permanence,
// le moteur formel « prouve » cette propriété en quelques millisecondes.
// Le véritable arbitre est cassé. Le certificat ne vaut rien.

Classe 5

Angle mort CDC / métastabilité

Les LLM voient des noms de signaux, pas des domaines d'horloge. Ils connectent un signal du domaine CPU à 2 GHz directement à une bascule du domaine périphérique à 400 MHz, sautent le synchroniseur à double bascule, et la simulation ne peut pas l'attraper parce que la sim RTL ne modélise pas la métastabilité. Accellera a ouvert un standard d'interopérabilité CDC/RDC/Glitch en 2024 précisément parce que la fragmentation entre SpyGlass, Questa CDC et Conformal CDC cassait le sign-off.

Pourquoi cela compte en dollars : 70 % des respins sont causés par des changements de spécification, pas par de purs bugs logiques (données Wilson / Siemens 2024). Donc un flux de vérification qui n'attrape que les bugs logiques n'adresse qu'un sous-ensemble. Les classes 2 à 5 ci-dessus sont le sous-ensemble qui fait toujours exploser les tape-out, parce qu'elles contournent la simulation et n'apparaissent que dans le silicium. Un respin en 5 nm représente 10 M$ de masques plus un glissement de calendrier de 3 à 6 mois. Sur un cycle produit de 18 mois, un glissement de 6 mois peut effacer la moitié du chiffre d'affaires sur la durée de vie.

Le paysage des fournisseurs parmi lesquels un responsable DV fabless choisit réellement

Vos véritables alternatives ne sont pas théoriques. Ce sont les trois géants de l'EDA (que vous payez presque certainement déjà), six startups d'IA agentique bien financées qui vous démarchent au DVCon et au DAC, les intégrateurs de systèmes du Big 4, et les cabinets de conseil spécialisés en vérification formelle. Nous n'avons aucun produit à vendre contre eux. Nous vous aidons à choisir, intégrer et exploiter la bonne combinaison.

Option	Ce qu'ils font réellement	Forces	Lacunes honnêtes
Cadence JasperGold, Cerebrus AI Studio, ChipStack Super Agent	Moteur formel de référence. Implémentation numérique multi-bloc pilotée par RL. Super agent d'IA agentique annoncé en février 2026.	JasperGold est l'outil formel de référence. Intégration foundry approfondie. ~30 % du marché EDA.	La tarification historique de base de JasperGold (225 K$ de base + 45 K$/siège) est hors de portée de la plupart des startups RISC-V / accélérateurs IA en phase initiale. Les fonctionnalités agentiques cloud-first ne répondent pas aux exigences on-prem sensibles à la PI.
Synopsys VC Formal, DSO.ai, AgentEngineer	Flux de travail agentique L4 (AgentEngineer, mars 2026), productivité revendiquée 2 à 5x. Exploration de l'espace de conception basée sur le RL. L'acquisition d'Ansys à 35 G$ ajoute la multiphysique.	Base clients la plus profonde. Chaque grand fabless dispose déjà d'un contrat VC Formal. AgentEngineer est la pile agentique fournisseur la plus crédible aujourd'hui.	Les flux personnalisés affirmés ne sont pas leur métier. Ils ne vous diront pas d'utiliser un modèle open-weight ou SymbiYosys. Les petites structures reçoivent une attention standardisée.
Siemens EDA Questa Formal, Questa CDC, Catapult HLS	Solide franchise formelle et CDC Questa. Publie l'étude Wilson. Le plus long historique automobile ISO 26262.	Expertise en qualification automobile. Bonne offre CDC / RDC. Packages de qualification d'outils prêts.	L'offre d'IA agentique est en retard sur Cadence et Synopsys. Moins de focus sur l'écosystème RISC-V.
ChipAgents 74 M$ au total, février 2026	Conception et vérification RTL multi-agents. Démo DVCon 2026 d'une analyse de cause racine multi-agents sans intervention humaine.	L'offre agentique pure la plus forte. Matter Ventures (soutenu par TSMC), Bessemer, Micron, MediaTek, Ericsson au capital.	Plateforme cloud. Le parcours de déploiement on-prem / air-gapped est flou pour les clients sensibles à la PI. L'intégration dans un flux de sign-off Jenkins/CI existant reste du DIY.
Normal Computing 85 M$+ au total, mars 2026	Auto-formalisation : le LLM traduit l'intention de l'ingénieur en propriétés formelles et les prouve. Samsung Catalyst a mené le dernier tour. Programme ARIA Scaling Compute.	Le pair le plus proche sur la thèse LLM + formel. Affirme que la moitié des 10 premières firmes de conception de semi-conducteurs utilisent Normal EDA. A livré du vrai silicium (CN101).	Produit, pas conseil. Pas adapté si vous avez besoin d'un affinage personnalisé sur votre corpus RTL propriétaire ou d'une intégration dans un flux hérité que vous ne démantèlerez pas.
Axiomise Cabinet de conseil spécialisé en formel	Application formalISA déployée sur Ibex, CVA6, cheriot-ibex, 0riscy, cv32e40p, WARP-V. A trouvé plus de 65 bugs dans Ibex, dont six bugs de branchement de l'unité de debug.	L'historique le plus crédible de l'industrie en vérification formelle RISC-V. Des découvertes de bugs réelles et publiables. Expertise ISA approfondie.	Petite équipe. Méthodes formelles uniquement ; pas de génération SVA assistée par LLM, pas d'offre LLM on-prem, pas d'intégration à la vague de l'IA agentique.
Big 4 / grands SI Accenture, Deloitte, Wipro, HCL	Grandes pratiques de services VLSI / vérification. Effectifs disponibles.	Échelle. Livraison offshore. MSA existant avec vos achats.	Économie de prestation de main-d'œuvre. L'architecture de vérification IA affirmée n'est pas leur métier. Le partenaire qui vous a vendu la mission n'a jamais écrit une propriété SVA de sa vie.
Veriprajna Construction sur mesure neutre vis-à-vis des fournisseurs	Affiner un LLM codeur open-weight sur votre corpus RTL, l'envelopper autour de n'importe quel moteur formel que vous possédez déjà, le câbler dans votre Jenkins/CI, ajouter des métriques de vacuité et de couverture. Le tout sur votre matériel.	Aucun produit à pousser. On-prem / air-gapped par défaut. RISC-V, AXI4, debug RISC-V et l'économie de la couverture formelle sont notre zone de confort. Honnêtes sur ce que le formel peut et ne peut pas faire.	Nous ne remplaçons pas votre moteur formel. Nous ne livrons pas notre propre outil qualifié ISO 26262. La dérive de spécification et le changement organisationnel sont des problèmes que le conseil ne peut pas résoudre ; nous pouvons seulement concevoir autour d'eux.

Les informations de tarification, de financement et de produit reflètent les divulgations publiques jusqu'au début 2026. Vérifiez toujours les conditions actuelles directement auprès de chaque fournisseur.

Ce que nous construisons

Chaque mission est sur mesure. Voici les cinq formes que la plupart des clients fabless finissent par demander, et les choix affirmés que nous faisons à l'intérieur de chacune.

1. LLM on-prem + couche de liaison formelle

Un modèle codeur open-weight affiné (Qwen 2.5 Coder, DeepSeek Coder, Llama 3.3 ou Mistral Large) s'exécutant sur votre propre cluster H100 ou H200, enveloppé autour de n'importe quel moteur formel que vous possédez déjà. Aucun RTL ne quitte jamais votre réseau.

Ce que nous mobilisons : vLLM pour l'inférence, des adaptateurs LoRA par famille d'IP afin que les poids de base restent partagés, du RAG local sur vos documents de spécification et l'historique des bugs passés, une fine couche d'orchestration qui appelle JasperGold, VC Formal, Questa Formal ou SymbiYosys via leurs API Tcl/Python. Le LLM n'exécute jamais le solveur. Il écrit les propriétés et interprète les contre-exemples.

Pourquoi ce n'est pas une API hébergée : parce que votre RTL est une PI joyau de la couronne et que votre RSSI ne signera pas un accord de traitement des données avec une startup américaine ou européenne fondée l'an dernier.

2. Harnais formel RISC-V et bibliothèque SVA

Des bibliothèques d'assertions SystemVerilog préconstruites pour la conformité AXI4, AXI4-Lite, APB, AHB et TileLink, plus la détection des aléas de pipeline RISC-V, le scoreboarding de l'unité Load-Store, l'exactitude de l'unité de debug et la vérification des accès CSR, ajustées à votre ISA d'extension personnalisée.

Le point de référence : Axiomise a trouvé plus de 65 bugs dans le cœur Ibex grâce au formel, dont six bugs de branchement de l'unité de debug que la simulation a manqués. Le formel fonctionne sur RISC-V. Le goulot d'étranglement est la rareté des ingénieurs capables d'écrire les assertions. Nous construisons la bibliothèque pour que votre équipe n'ait pas à le faire.

Avertissement honnête : une bibliothèque d'assertions soignée est plus fiable qu'une génération LLM partant de zéro, mais elle ne peut toujours pas prouver l'absence de chaque classe de bugs. Nous l'associons à une analyse de couverture par COI (cone of influence) et basée sur la mutation.

3. Sélection d'outils et pilote neutres vis-à-vis des fournisseurs

Votre responsable DV se fait démarcher par ChipAgents, Normal Computing, MooresLabAI, Silimate, Bronco AI, et les produits agentiques internes de Cadence et Synopsys. Six produits, six revendications différentes, zéro benchmark indépendant sur votre RTL réel.

Ce que nous faisons : exécuter un bake-off structuré de quatre semaines sur votre base de code sous NDA. Même suite de tests, même budget de bugs, mêmes objectifs de couverture. Un rapport honnête comparant le taux de détection de bugs, le taux de faux positifs, l'effort de mise en place, la dette d'intégration et les conditions tarifaires que chaque fournisseur vous a réellement proposées.

Pourquoi les acheteurs nous font confiance pour cela : nous ne revendons aucun de ces produits. Si la bonne réponse est « restez sur JasperGold et ajoutez une fine assistance LLM », nous le dirons.

4. Revue RTL agentique dans votre CI

Chaque pull request qui touche au RTL est revue par un pipeline multi-agents avant qu'un humain ne la regarde. Un agent fait le lint et vérifie le style. Un deuxième exécute un jeu de propriétés formelles dérivé des fichiers modifiés. Un troisième vérifie les chemins CDC et RDC. Un quatrième génère un résumé lisible par un humain avec des traces de contre-exemples là où les propriétés ont échoué.

Choix affirmé : nous exécutons les agents à l'intérieur de votre CI existant (Jenkins, GitLab, BuildKite, peu importe). Nous ne remplaçons pas votre CI par une nouvelle plateforme. Les agents sont des services que le pipeline appelle. Quand vous nous renvoyez, vous gardez le pipeline.

Ce que nous refusons de construire : un agent qui fusionne automatiquement du RTL sans revue humaine. Le silicium n'est pas un microservice. On ne peut pas livrer un hotfix à une puce.

5. Floorplanning thermo-conscient pour chiplet / 3D-IC (placement par RL, lorsque c'est approprié)

C'est le seul endroit où nous pensons que l'apprentissage par renforcement pour le placement vaut réellement la peine d'être déployé. Les acteurs en place (Cadence Cerebrus, Synopsys DSO.ai) sont ajustés pour les SoC 2D monolithiques. La vague chiplet / UCIe a ouvert une nouvelle classe de problème de floorplanning (longueur de fil inter-chiplet, empilement thermique, contraintes de pas des bumps) où l'outillage public est immature.

Ce que nous construisons : un floorplanner hybride recuit-simulé + RL au-dessus d'OpenROAD pour la phase de partitionnement des chiplets, avec les contraintes thermiques comme terme de récompense de premier ordre. Évalué par rapport aux résultats publiés ISPD / ICCAD avant de toucher à votre conception.

Nous reconnaissons directement la controverse AlphaChip. La critique de 2023 d'Igor Markov a montré que Google Circuit Training prenait 32 heures là où un recuit simulé ajusté prenait 12,5 heures et un outil commercial Cadence 0,05 heure. Nous ne présentons pas le RL comme un remplacement du SA ajusté sur des problèmes bien compris. Nous l'utilisons là où l'espace de conception est véritablement nouveau et où l'intuition humaine n'a aucun a priori sur lequel s'appuyer.

Comment nous travaillons

Chaque mission commence par une phase de cadrage de deux semaines sur un petit bloc de votre RTL avant que nous ne touchions à quoi que ce soit de plus grand. Nous préférons nous retirer à la deuxième semaine plutôt que de brûler votre calendrier sur une mauvaise adéquation. Cadence typique pour une construction complète.

Cadrage · 2 semaines

Lire votre spécification, parcourir votre flux existant, choisir un bloc représentatif (souvent une interface de bus, un arbitre ou un seul étage de pipeline RISC-V) et y exécuter notre harnais formel de référence. Sortie : un rapport écrit avec les classes de bugs que nous observons, les assertions que nous construirions, et une estimation de coût pour la mission complète. Si la réponse est « vous devriez continuer ce que vous faites », nous le disons et ne facturons que les deux semaines.

Infrastructure · 4 à 6 semaines

Pile LLM on-prem déployée sur votre cluster. Modèle de base affiné avec des adaptateurs LoRA sur votre corpus RTL. RAG indexé sur vos spécifications et votre base de bugs passés. Crochets vers votre moteur formel, votre Jenkins/CI et votre suivi de tickets. Nous instrumentons tout avec des métriques de couverture de preuve, de vacuité et de profondeur bornée dès le premier jour.

Bibliothèque d'assertions et mise en route · 6 à 10 semaines

Nous portons ou écrivons la bibliothèque SVA (conformité de protocole, pipeline, CDC) pour vos 3 à 5 principaux blocs d'IP. Nous exécutons la régression formelle. Nous trions les découvertes avec votre responsable DV. Votre équipe possède chaque assertion à la fin de la phase. Aucune boîte noire.

Transfert · 2 à 4 semaines

Vos ingénieurs exécutent le flux pendant deux sprints complets sous notre supervision. Nous documentons chaque choix affirmé que nous avons fait afin que la prochaine personne comprenne pourquoi. Nous nous retirons. Forfait de maintien optionnel pour l'ajustement de la régression si vous le préférez.

Les délais sont des fourchettes honnêtes, pas des chiffres commerciaux. Un bloc de pipeline à 2 étages peut être réalisé en trois semaines. Un cœur RISC-V complet avec extensions personnalisées tourne plutôt autour de cinq mois. Nous le disons d'emblée et nous ne comprimons pas pour atteindre une date artificielle.

Calculateur d'exposition aux respins

Trois entrées. Vous indique l'exposition au coût des masques, le glissement de calendrier attendu et le chiffre d'affaires à risque sur un respin silicium à votre nœud. Les chiffres proviennent de l'étude 2024 du Wilson Research Group / Siemens, des données récentes de SemiAnalysis sur le coût des masques, et de cycles produit typiques de 18 mois. Utilisez-le dans votre prochaine revue de préparation au tape-out. Le résultat recommande des actions spécifiques que vous pouvez entreprendre sans nous embaucher.

Nœud de procédé

Objectif de chiffre d'affaires annuel pour ce produit (M$)

Ingénieurs dédiés à la vérification formelle

Questions que les responsables DV et les CTO posent réellement

Ce sont de vraies questions de clients fabless et RISC-V. Chaque réponse apporte une profondeur non couverte dans les sections ci-dessus.

Un RTL ou un GDSII quitte-t-il notre réseau ?

Non. Chaque architecture de déploiement que nous livrons s'exécute sur votre matériel. Les poids du modèle affiné résident sur votre cluster. Les adaptateurs LoRA avec votre ajustement spécifique à votre PI résident derrière votre pare-feu. L'inférence vLLM s'exécute sur vos GPU. Le RAG indexe vos documents de spécification depuis votre propre dépôt de documents. Nos ingénieurs accèdent à l'environnement via votre VPN et votre SSO standard avec journalisation d'audit. Pour les clients de la défense, de l'aérospatiale et des SCIF, nous livrons toute la pile sur des bundles de mise à jour hors ligne signés et ne nécessitons aucune connexion sortante depuis l'environnement. La seule exception est le téléchargement initial du modèle de base, qui se fait sur un système non classifié puis est transféré. Si vous avez besoin d'un air gap plus strict que cela, nous l'avons déjà fait.

Comment savons-nous que les assertions générées par le LLM ne sont pas vacues ?

La vacuité est le mode de défaillance qui nous préoccupe le plus, et c'est la raison pour laquelle chaque flux formel que nous livrons exécute une vérification à trois niveaux. Premièrement, la vérification de vacuité native du moteur formel (JasperGold et VC Formal en ont tous deux une ; SymbiYosys a besoin d'un wrapper que nous fournissons). Deuxièmement, un contrôle de cohérence basé sur la mutation où nous injectons un bug dans la conception et confirmons que l'assertion se déclenche. Une assertion qui passe la vacuité mais n'attrape pas les bugs injectés ne vous apporte rien. Troisièmement, un rapport COI (cone of influence) montrant exactement quels signaux chaque propriété atteint. Si une propriété a un COI vide, c'est du code mort et nous le supprimons. Ce sont les mêmes métriques que Siemens publie dans Verification Horizons depuis 2017 et nous les considérons comme un prérequis de base.

Nous sommes un client automobile visant l'ISO 26262 ASIL D. Pouvons-nous utiliser ce flux pour le sign-off ?

Pas directement pour le sign-off, et nous ne prétendrons pas le contraire. L'ISO 26262 exige une qualification d'outil (TCL2 ou TCL3 selon la façon dont vous utilisez l'outil) avec un package de qualification documenté. Synopsys, Cadence et Siemens livrent tous des flux qualifiés ; un outil personnalisé assisté par LLM n'est pas sur cette liste. Ce que nous construisons pour les clients automobiles, c'est une couche d'assistance IA qui s'exécute aux côtés de l'outil qualifié, et non à sa place. L'outil qualifié produit toujours les preuves de sign-off. Notre couche accélère la rédaction des assertions, examine les propriétés pour détecter la vacuité, et signale les chemins CDC pour inspection humaine. La chaîne de qualification de votre outil de sign-off reste intacte. Les clients ASIL D devraient également prévoir une revue d'indépendance documentée entre la couche d'assistance et la vérification qualifiée, que nous vous aidons à structurer.

Pourquoi ne devrions-nous pas simplement acheter ChipAgents ou Normal Computing à la place ?

Vous le pourriez. Les deux sont bien financés, techniquement crédibles, et ont de vrais clients. La raison pour laquelle les équipes viennent à nous après les avoir évalués est généralement l'une de trois choses. Premièrement, le modèle de déploiement cloud n'a pas passé leur revue de sécurité (fréquent). Deuxièmement, ils avaient besoin d'un affinage sur une ISA d'extension personnalisée propriétaire que l'équipe produit ne pouvait pas prioriser. Troisièmement, ils voulaient une intégration personnalisée dans un flux Jenkins / régression / sign-off existant que l'équipe produit ne peut pas prendre en charge sans une mission de services professionnels à six chiffres. Si aucun de ces cas ne s'applique à vous, le produit est probablement la bonne réponse et nous le dirons. S'ils s'appliquent, nous construisons la couche personnalisée et vous laissons un système que vos propres ingénieurs peuvent maintenir. Pour les pilotes, nous recommandons de mettre les trois options sur le même RTL pendant quatre semaines. Le bake-off est peu coûteux comparé à un mauvais pari.

Quelle est votre position sur la controverse AlphaChip / Markov concernant le placement par RL ?

Nous pensons que la critique d'Igor Markov était techniquement correcte sur les chiffres spécifiques. Google Circuit Training à 32 heures contre un recuit simulé ajusté à 12,5 heures et un outil commercial Cadence à 0,05 heure n'est pas une histoire de victoire du RL sur le placement pour les SoC grand public. Cela ne signifie pas que le RL est inutile pour le silicium. Cela signifie que le cadrage de 2020 était erroné. Les endroits où nous pensons que le placement par RL mérite son calcul aujourd'hui sont le floorplanning chiplet et 3D-IC où l'espace de conception est véritablement nouveau, la disposition analogique thermo-consciente où les outils existants sont faibles, et l'apprentissage par transfert entre familles d'IP RISC-V étroitement liées où un agent entraîné sur votre génération précédente vous donne un démarrage à chaud. Nous ne présentons pas le placement par RL contre DSO.ai ou Cerebrus sur un SoC numérique monolithique en 5 nm. C'est un combat que nous perdrions et que vous paieriez.

Comment gérez-vous le fait que 70 % des respins proviennent de changements de spécification, et non de bugs logiques ?

Honnêtement, c'est le problème le plus difficile en vérification et aucun outil d'IA ne le résout proprement. Ce que nous faisons, c'est traiter la spécification comme une entrée de premier ordre du flux de vérification. Le LLM surveille le dépôt de spécifications (Confluence, Google Docs, Git, peu importe ce que vous utilisez) et signale les propriétés dont l'hypothèse sous-jacente a changé. Lorsqu'un relecteur marque une section de la spécification comme révisée, les propriétés dépendantes sont réexécutées automatiquement et le rapport de delta parvient au responsable DV avant la clôture de la prochaine régression. Cela n'élimine pas la dérive de spécification. Rien ne le fait. Cela rend la dérive visible en heures plutôt que dans le silicium. Le plus grand gain que nous observons sur ce point est d'attraper « la spécification a changé il y a deux sprints et personne n'a réexécuté les propriétés formelles affectées » avant que cela ne se propage à travers la hiérarchie.

Nous possédons déjà JasperGold. Devrions-nous le remplacer ?

Non. JasperGold est le meilleur moteur formel commercial et nous l'utilisons lorsque le client le possède déjà. Ce que nous ajoutons, c'est la couche d'assistance LLM par-dessus (génération d'assertions, interprétation des contre-exemples, contrôles de cohérence de vacuité) et une intégration CI que la plupart des équipes n'ont pas pris le temps de construire proprement. Le retour sur votre investissement JasperGold existant augmente, il ne diminue pas. Si vous ne possédez pas JasperGold et ne pouvez pas justifier la tarification de base + par siège, nous recommanderons généralement un hybride de Questa Formal (moins cher par siège) pour la régression de masse et SymbiYosys (open-source) pour le débogage automatisé des propriétés. Nous avons livré cette pile à des startups d'IP RISC-V où un achat de JasperGold n'était pas une option.

Pour quelle taille d'équipe minimale cela peut-il fonctionner ?

Nous avons construit des flux utiles pour une startup d'IP RISC-V de 6 personnes et pour une entreprise d'accélérateurs IA de 400 personnes. La limite inférieure est la présence d'au moins un ingénieur à l'aise pour lire du SVA et interpréter une trace de contre-exemple formel. Si personne dans l'équipe ne sait lire une propriété SVA, aucun flux assisté par LLM ne comblera cette lacune, et vous devriez embaucher ou recruter en sous-traitance pour cette compétence avant de nous engager ou d'engager quiconque. Au-delà de cette base, la mission se dimensionne selon la quantité de RTL dans le périmètre. Un seul bloc d'interface de bus est un travail de six semaines. Un cœur RISC-V complet avec extensions personnalisées et un tissu d'interconnexion représente quatre à six mois.

Votre taux de succès au premier silicium est de 14 %. Les chiffres sur le RTL généré par LLM sont pires.