L'impératif du zéro bug dans le silicium
Dans la conception matérielle, le coût d'une « hallucination » est absolu. Une seule condition de concurrence ou violation de protocole dans le code RTL pour un nœud de procédé 5 nm peut rendre un jeu de masques à 10 millions de dollars inutilisable. Les assistants LLM standards produisent souvent une syntaxe d'apparence correcte mais sémantiquement défectueuse.
Veriprajna met en œuvre un « sandwich formel » pour la conception de semi-conducteurs — en encapsulant la génération neuronale de code dans une boucle de vérification formelle à l'aide de bancs de test UVM et d'assertions SystemVerilog.
Le flux de travail « EDA agentique » garantit que le code matériel généré est mathématiquement prouvé exempt de blocages (deadlocks) et de violations de protocole avant la synthèse.