ゼロバグ・シリコンの必須命題
ハードウェア設計において、「ハルシネーション」の代償は致命的です。5nmプロセスノード向けRTLコードにおける単一の競合状態やプロトコル違反が、 1,000万ドルのマスクセット を完全に無駄にしてしまいます。標準的なLLMアシスタントは、構文的には正しく見えても意味論的に欠陥のあるコードを頻繁に生成します。
Veriprajnaは半導体設計のために 「形式検証サンドイッチ(Formal Sandwich)」 を実装しています — UVMテストベンチとSystemVerilogアサーションを用いた形式検証ループ内にニューラルコード生成を組み込みます。
「エージェンティックEDA」ワークフローにより、生成されたハードウェアコードは 数学的に証明され 、デッドロックやプロトコル違反がないことが合成の 前に 保証されます。