半導体AI検証 & シリコン正当性

あなたのチームはすでにVerilogでLLMを使っています。それが捕捉できないバグクラスこそが、シリコンを台無しにします。

2024年のWilson Research Group / Siemens EDA機能検証調査は、初回シリコン成功率を14%とし、これは20年にわたる追跡で最も低い数値でした。2020年には32%でした。原因は怠慢なエンジニアリングではありません。検証ツールを上回る複雑性、テストベンチより速く変異する仕様、そして汎用LLMがRTLに持ち込む新たな種類の障害です。私たちはHDLコードにおいて、業界がまだ明確に名付けていない5つのハルシネーションモードを目にしています。

クラス1

構文的ハルシネーション

コンパイルできないコード。Verilator、Icarus、または合成フロントエンドが数秒で捕捉します。これは業界がすでに対処方法を知っているクラスです。

クラス2

意味的ハルシネーション(ブロッキング vs ノンブロッキング)

PythonやCで学習されたLLMは、文が逐次実行されるかのようにVerilogを書きます。クロック駆動の=)をクロック付き always_ff ブロック内で、ノンブロッキング(<=)が必要な箇所で使ってしまいます。シミュレータはレースをマスクする順序でイベントをスケジュールするかもしれません。合成は異なるロジックを生成します。シリコンはデッドロックします。

// LLMが書いたコード。一部のシミュレータでは「問題なく」シミュレートされる。
always_ff @(posedge clk) begin
  stage2 = stage1;  // ブロッキング
  stage3 = stage2;  // ここで古い値ではなく新しいstage2を参照してしまう
end
// 設計者は2サイクルのパイプラインを意図していた。シリコンは1サイクルのバイパスとして出荷される。

クラス3

プロトコルハルシネーション(AXI、AHB、TileLink、PCIe)

コードはコンパイルされ、指向性テストの90%をパスします。その後、 WVALID を AWREADYより前にアサートしたり、 VALID をハイに保ったままデータを反転させたり、AMBA仕様の84ページに埋もれたサブ条項に違反したりします。チップは社内テストハーネス上では動作しますが、サードパーティのメモリコントローラに接続した瞬間にハングします。私たちはこれを、より多くのシミュレーションサイクルではなく、各プロトコル向けの事前検証済みSVAライブラリで捕捉します。

クラス4

ヴァキュイティ(空虚)ハルシネーション(危険なもの)

LLMがSVAプロパティを生成します。形式検証エンジンがそれを証明します。あなたは出荷します。しかし、前提節が決して発火しないため、そのプロパティは自明に真だっただけなのです。これは検証がないよりも悪い状態です。なぜなら、バグだらけの設計に対して「証明済み」と記された証明書を手にしているからです。ヴァキュイティチェックを実行しない形式検証フローはすべて見せかけです。Siemensは2017年からこれについて警告し続けていますが、業界は今なおそれを欠いたツールを出荷しています。

// LLMが生成した「grantはrequestに従う」プロパティ
property p_grant;
  @(posedge clk) req |-> ##[1:$] gnt;
endproperty
// もしLLMが常にreq = 0を強制するassumeも設定していたら、
// 形式検証エンジンはこのプロパティをミリ秒単位で「証明」する。
// 実際のアービタは壊れている。証明書は無価値だ。

クラス5

CDC / メタステービリティの盲点

LLMは信号名は見ても、クロックドメインは見ていません。2 GHzのCPUドメイン信号を400 MHzの周辺ドメインのフロップに直接接続し、ダブルフロップ同期回路を省略します。RTLシミュレーションはメタステービリティをモデル化しないため、シミュレーションではこれを捕捉できません。Accelleraは2024年にCDC/RDC/Glitch相互運用標準を立ち上げましたが、これはまさにSpyGlass、Questa CDC、Conformal CDC間の断片化がサインオフを破綻させていたためです。

これがなぜドル換算で重要なのか: リスピンの70%は仕様変更に起因しており、純粋なロジックバグではありません(2024年Wilson / Siemensデータ)。つまり、ロジックバグだけを捕捉する検証フローは一部しか対処していません。上記のクラス2から5は、シミュレーションを迂回してシリコンでしか現れないため、今なおテープアウトを吹き飛ばす部分です。5nmのリスピンはマスクで$10Mに加え、3〜6か月のスケジュール遅延を伴います。18か月の製品サイクルにおいて、6か月の遅延は生涯収益の半分を消し去る可能性があります。

ファブレスのDVリードが実際に選んでいるベンダー状況

あなたの現実的な選択肢は理論上のものではありません。3つのEDA大手(ほぼ確実にすでに支払っている相手)、DVConやDACで売り込んでくる6社の資金豊富なエージェンティックAIスタートアップ、Big 4のシステムインテグレータ、そして専門の形式検証コンサルタントです。私たちは彼らに対抗して売る製品を持っていません。私たちは、適切な組み合わせを選び、統合し、運用するお手伝いをします。

選択肢	彼らが実際に行うこと	強み	正直なギャップ
Cadence JasperGold、Cerebrus AI Studio、ChipStack Super Agent	ゴールドスタンダードの形式検証エンジン。マルチブロックのRL駆動デジタル実装。エージェンティックAIスーパーエージェントを2026年2月に発表。	JasperGoldは形式検証ツールの基準。深いファウンドリ統合。EDA市場の約30%。	JasperGoldの従来のベースライン価格($225Kベース + $45K/シート)は、ほとんどの初期段階のRISC-V / AIアクセラレータスタートアップには手が届きません。クラウドファーストのエージェンティック機能は、IPに敏感なオンプレミス要件を満たしません。
Synopsys VC Formal、DSO.ai、AgentEngineer	L4エージェンティックワークフロー(AgentEngineer、2026年3月)、2〜5倍の生産性を謳う。RLベースの設計空間探索。$35BのAnsys買収でマルチフィジックスを追加。	最も深い顧客基盤。大手ファブレスはすべてすでにVC Formal契約を持っている。AgentEngineerは今日最も信頼できるベンダーのエージェンティックスタック。	明確な見解を持つカスタムフローは彼らの本業ではありません。オープンウェイトモデルやSymbiYosysを使うようにとは言いません。小規模なショップはテンプレート対応を受けます。
Siemens EDA Questa Formal、Questa CDC、Catapult HLS	強力なQuesta形式検証およびCDCフランチャイズ。Wilson調査を公表。最も深い車載ISO 26262の実績。	車載認定の専門知識。優れたCDC / RDCの取り組み。ツール認定パッケージが用意済み。	エージェンティックAIの取り組みはCadenceやSynopsysに遅れています。RISC-Vエコシステムへの注力は少なめです。
ChipAgents 総額$74M、2026年2月	マルチエージェントのRTL設計および検証。DVCon 2026で、人間がループに介在しないマルチエージェント根本原因分析のデモ。	最も強力なピュアプレイのエージェンティックな取り組み。Matter Ventures(TSMC出資)、Bessemer、Micron、MediaTek、Ericssonが資本構成に名を連ねる。	クラウドプラットフォーム。IPに敏感な顧客向けのオンプレミス / エアギャップ展開の道筋は不明確。既存のJenkins/CIサインオフフローへの統合はまだDIY。
Normal Computing 総額$85M超、2026年3月	自動形式化:LLMがエンジニアの意図を形式プロパティに変換し、それを証明する。Samsung Catalystが直近のラウンドを主導。ARIA Scaling Computeプログラム。	LLM + 形式検証のテーゼにおける最も近いピア。半導体設計トップ10社の半数がNormal EDAを使用していると主張。実際のシリコン(CN101)を提供。	コンサルタントではなく製品。独自のRTLコーパスでのカスタムファインチューニングや、捨てるつもりのないレガシーフローへの統合が必要な場合は適合しません。
Axiomise 専門の形式検証コンサルタント	formalISAアプリをIbex、CVA6、cheriot-ibex、0riscy、cv32e40p、WARP-Vにわたって展開。Ibexで6件のデバッグユニット分岐バグを含む65件以上のバグを発見。	業界で最も信頼できるRISC-V形式検証の実績。実際の、公表可能なバグ発見。深いISAの専門知識。	小規模チーム。形式手法のみ。LLM支援のSVA生成なし、オンプレミスLLMの取り組みなし、エージェンティックAIの波との統合なし。
Big 4 / 大手SI Accenture、Deloitte、Wipro、HCL	大規模なVLSI / 検証サービス事業。常時確保済みの人員。	規模。オフショアデリバリー。あなたの調達部門との既存MSA。	人材派遣型の経済性。明確な見解を持つAI検証アーキテクチャは彼らの本業ではありません。あなたに契約を売った担当者は、人生で一度もSVAプロパティを書いたことがありません。
Veriprajna ベンダー中立のカスタム構築	オープンウェイトのコーダーLLMをお客様のRTLコーパスでファインチューニングし、すでに所有しているいずれかの形式検証エンジンに組み込み、お客様のJenkins/CIに配線し、ヴァキュイティとカバレッジのメトリクスを追加します。すべてお客様のハードウェア上で。	押し売りする製品はありません。デフォルトでオンプレミス / エアギャップ。RISC-V、AXI4、RISC-Vデバッグ、形式カバレッジの経済性は私たちの得意分野です。形式検証ができること・できないことについて正直です。	私たちはあなたの形式検証エンジンを置き換えません。私たちは独自の認定済みISO 26262ツールを出荷しません。仕様ドリフトと組織の変化はコンサルティングでは解決できない問題です。私たちはそれを回避する設計をすることしかできません。

価格、資金調達、製品情報は2026年初頭までの公開開示を反映しています。常に各ベンダーに現在の条件を直接確認してください。

私たちが構築するもの

すべての契約はカスタムです。これらは、ほとんどのファブレス顧客が最終的に求めることになる5つの形態と、それぞれの内部で私たちが下す明確な選択です。

1. オンプレミスLLM + 形式検証グルー層

ファインチューニングされたオープンウェイトのコーダーモデル(Qwen 2.5 Coder、DeepSeek Coder、Llama 3.3、またはMistral Large)を、お客様自身のH100またはH200クラスタ上で動作させ、すでに所有しているいずれかの形式検証エンジンに組み込みます。RTLがネットワークから外に出ることは一切ありません。

私たちが選ぶもの: 推論にはvLLM、ベースの重みを共有したままにするためIPファミリーごとのLoRAアダプタ、仕様ドキュメントと過去のバグ履歴に対するローカルRAG、そしてJasperGold、VC Formal、Questa Formal、またはSymbiYosysをそれぞれのTcl/Python API経由で呼び出す薄いオーケストレーション層。LLMがソルバを実行することは決してありません。LLMはプロパティを書き、反例を解釈します。

なぜこれがホスト型APIではないのか: あなたのRTLは至宝のIPであり、あなたのCISOは昨年設立された米国やEUのスタートアップとデータ処理契約に署名することはないからです。

2. RISC-V形式検証ハーネスとSVAライブラリ

AXI4、AXI4-Lite、APB、AHB、TileLinkのコンプライアンス向けに事前構築されたSystemVerilogアサーションライブラリに加え、RISC-Vパイプラインのハザード検出、ロードストアユニットのスコアボーディング、デバッグユニットの正当性、CSRアクセスチェックを、お客様のカスタム拡張ISAに合わせて調整します。

基準となる事例: AxiomiseはIbexコアで形式検証を通じて65件以上のバグを発見し、その中にはシミュレーションが見逃した6件のデバッグユニット分岐バグが含まれます。形式検証はRISC-Vで機能します。ボトルネックは、アサーションを書けるエンジニアの希少性です。私たちがライブラリを構築するので、あなたのチームがその必要はありません。

正直な注意点: 厳選されたアサーションライブラリは、LLMによるゼロからの生成よりも信頼性が高いものの、それでもすべてのバグクラスの不在を証明することはできません。私たちはこれをCOI(影響錐)と変異ベースのカバレッジ分析と組み合わせます。

3. ベンダー中立のツール選定とパイロット

あなたのDVリードは、ChipAgents、Normal Computing、MooresLabAI、Silimate、Bronco AI、そしてCadenceとSynopsysの社内エージェンティック製品から売り込みを受けています。6つの製品、6つの異なる主張、あなたの実際のRTLに対する独立したベンチマークはゼロ。

私たちが行うこと: NDAの下で、あなたのコードベースに対して構造化された4週間のベイクオフを実施します。同じテストスイート、同じバグ予算、同じカバレッジ目標。バグ発見率、誤検出率、セットアップの労力、統合の負債、そして各ベンダーが実際にあなたに提示した価格条件を比較する正直なレポート。

なぜ購入者がこれを私たちに任せて信頼するのか: 私たちはこれらの製品を一切再販しません。もし正しい答えが「JasperGoldを使い続け、薄いLLM支援を追加する」であれば、私たちはそう言います。

4. あなたのCI内でのエージェンティックRTLレビュー

RTLに触れるすべてのプルリクエストは、人間が目を通す前にマルチエージェントパイプラインによってレビューされます。1つ目のエージェントはリントとスタイルチェックを行います。2つ目は変更されたファイルから導出された形式プロパティセットを実行します。3つ目はCDCとRDCのパスをチェックします。4つ目はプロパティが失敗した箇所の反例トレースを含む、人間が読めるサマリーを生成します。

明確な選択: 私たちはエージェントをあなたの既存のCI(Jenkins、GitLab、BuildKite、いずれであれ)の内部で実行します。私たちはあなたのCIを新しいプラットフォームに置き換えません。エージェントはパイプラインが呼び出すサービスです。あなたが私たちを解任しても、パイプラインは残ります。

私たちが構築を拒否するもの: 人間のレビューなしにRTLを自動マージするエージェント。シリコンはマイクロサービスではありません。チップにホットフィックスを出荷することはできません。

5. チップレット / 3D-IC熱対応フロアプランニング(適切な場合のRL配置向け)

ここが、配置のための強化学習が実際に展開する価値があると私たちが考える唯一の場所です。既存勢力(Cadence Cerebrus、Synopsys DSO.ai)はモノリシックな2D SoC向けに調整されています。チップレット / UCIeの波は、公開ツールが未成熟な新たな種類のフロアプランニング問題(チップレット間配線長、熱スタッキング、バンプピッチ制約)を切り開きました。

私たちが構築するもの: チップレット分割フェーズ向けに、OpenROAD上に構築したハイブリッドのシミュレーテッドアニーリング + RLフロアプランナーで、熱制約を第一級の報酬項とします。あなたの設計に触れる前に、公開されているISPD / ICCADの結果に対してベンチマークします。

私たちはAlphaChip論争に直接向き合います。 Igor Markovの2023年の批判は、調整されたシミュレーテッドアニーリングの実行が12.5時間、Cadenceの商用ツールが0.05時間で済むところを、Google Circuit Trainingが32時間かかることを示しました。私たちは、よく理解された問題に対して調整されたSAの代替としてRLを売り込むことはしません。私たちは、設計空間が本当に新しく、人間の直感が頼れる事前知識を持たない場合にRLを使います。

私たちの働き方

すべての契約は、より大きなものに触れる前に、あなたのRTLの小さなブロックに対する2週間のスコーピングフェーズから始まります。私たちは、相性の悪い仕事であなたのスケジュールを浪費するよりも、第2週で立ち去る方を選びます。フルビルドの典型的なペース配分は以下の通りです。

スコーピング · 2週間

あなたの仕様を読み、既存のフローを一通り確認し、代表的なブロックを1つ(多くの場合バスインターフェース、アービタ、または単一のRISC-Vパイプラインステージ)選び、それに対して私たちのベースライン形式検証ハーネスを実行します。成果物:私たちが見たバグクラス、私たちが構築するアサーション、そしてフル契約のコスト見積もりを記した書面レポート。もし答えが「今やっていることを続けるべき」であれば、私たちはそう言い、2週間分のみを請求します。

インフラ · 4〜6週間

オンプレミスLLMスタックをあなたのクラスタに展開。ベースモデルをあなたのRTLコーパスでLoRAアダプタを用いてファインチューニング。あなたの仕様と過去のバグデータベースに対してRAGをインデックス化。あなたの形式検証エンジン、Jenkins/CI、課題トラッカーへのフック。私たちは初日から、証明カバレッジ、ヴァキュイティ、有界深度のメトリクスですべてを計装します。

アサーションライブラリとブリングアップ · 6〜10週間

あなたの上位3〜5個のIPブロック向けに、SVAライブラリ(プロトコルコンプライアンス、パイプライン、CDC)を移植または作成します。形式リグレッションを実行します。あなたのDVリードと共に発見事項をトリアージします。このフェーズの終わりまでに、あなたのチームがすべてのアサーションを所有します。ブラックボックスはありません。

引き継ぎ · 2〜4週間

あなたのエンジニアが、私たちが見守る中で2回のフルスプリントの間フローを実行します。私たちは、次の担当者が理由を理解できるように、下したすべての明確な選択を文書化します。私たちは退きます。ご希望であれば、リグレッション調整のためのオプションのリテイナー契約も。

タイムラインは正直な範囲であり、営業上の数字ではありません。 2段パイプラインブロックは3週間で完了できます。カスタム拡張を備えたフルRISC-Vコアは5か月近くかかります。私たちは前もってそう伝え、人為的な期日に間に合わせるために無理に詰め込むことはしません。

リスピンリスク計算ツール

3つの入力。お客様のノードでの1回のシリコンリスピンにおける、マスクコストのリスク額、想定されるスケジュール遅延、そしてリスクにさらされる収益を算出します。数値は2024年Wilson Research Group / Siemens調査、最近のSemiAnalysisマスクコストデータ、そして典型的な18か月の製品サイクルから導かれています。次回のテープアウト準備レビューでご活用ください。結果は、私たちを雇わずに取れる具体的なアクションを推奨します。

プロセスノード

この製品の年間収益目標($M)

専任の形式検証エンジニア

DVリードとCTOが実際に尋ねる質問

これらはファブレスおよびRISC-V顧客からの実際の質問です。各回答は、上記のセクションでカバーされていない深掘りを加えています。

RTLやGDSIIは私たちのネットワークから外に出ますか?

いいえ。私たちが出荷するすべての展開アーキテクチャは、お客様のハードウェア上で動作します。ファインチューニングされたモデルの重みはお客様のクラスタに存在します。お客様のIP固有の調整を施したLoRAアダプタはお客様のファイアウォールの背後に存在します。vLLM推論はお客様のGPUで動作します。RAGはお客様自身のドキュメントストアから仕様ドキュメントをインデックス化します。私たちのエンジニアは、監査ログを備えたお客様の標準的なVPNとSSOを通じて環境にアクセスします。防衛、航空宇宙、SCIF顧客向けには、署名済みのオフライン更新バンドルでスタック全体を出荷し、環境からのいかなる外向き接続も必要としません。唯一の例外は初期のベースモデルのダウンロードで、これは非機密システムで行われ、その後転送されます。それより厳格なエアギャップが必要であれば、私たちはそれを実現したことがあります。

LLMが生成したアサーションがヴァキュアス(空虚)でないと、どうやって分かるのですか?

ヴァキュイティは私たちが最も懸念する障害モードであり、私たちが出荷するすべての形式検証フローが3層チェックを実行する理由です。第1に、形式検証エンジンのネイティブなヴァキュイティチェック(JasperGoldとVC Formalはどちらも備えています。SymbiYosysには私たちが提供するラッパーが必要です)。第2に、設計にバグを注入してアサーションが発火することを確認する変異ベースの健全性チェック。ヴァキュイティをパスしても注入されたバグを捕捉しないアサーションは、何の役にも立っていません。第3に、各プロパティがどの信号に到達するかを正確に示すCOI(影響錐)レポート。プロパティのCOIが空であれば、それはデッドコードであり、私たちは削除します。これらはSiemensが2017年からVerification Horizonsで公表してきたのと同じメトリクスであり、私たちはこれを当然の前提として扱います。

私たちはISO 26262 ASIL Dを目指す車載顧客です。このフローをサインオフに使えますか?

サインオフに直接は使えません。私たちはそうでないふりはしません。ISO 26262はツール認定(ツールの使い方に応じてTCL2またはTCL3)と文書化された認定パッケージを要求します。Synopsys、Cadence、Siemensはすべて認定済みフローを出荷しています。カスタムのLLM支援ツールはそのリストには載っていません。私たちが車載顧客向けに構築するのは、認定済みツールの代わりではなく、それと並行して動作するAI支援層です。認定済みツールが依然としてサインオフのエビデンスを生成します。私たちの層はアサーション作成を加速し、プロパティのヴァキュイティをレビューし、人間による検査のためにCDCパスにフラグを立てます。サインオフ済みのツールの認定チェーンには手を触れません。ASIL D顧客は、支援層と認定済み検証の間の文書化された独立性レビューも計画すべきであり、その構築を私たちが支援します。

ChipAgentsやNormal Computingを買えばいいのでは、と思うのですが?

そうかもしれません。どちらも資金が豊富で、技術的に信頼でき、実際の顧客を抱えています。チームがそれらを評価した後に私たちのところへ来る理由は、通常3つのうちのいずれかです。第1に、クラウド展開モデルが彼らのセキュリティレビューを通過しなかった(よくあること)。第2に、製品チームが優先できなかった独自のカスタム拡張ISAでのファインチューニングが必要だった。第3に、製品チームが6桁台のプロフェッショナルサービス契約なしには対応できない、既存のJenkins / リグレッション / サインオフフローへのカスタム統合を望んでいた。これらのいずれもあなたに当てはまらないなら、おそらく製品が正しい答えであり、私たちはそう言います。当てはまるなら、私たちはカスタム層を構築し、あなた自身のエンジニアが保守できるシステムを残します。パイロットについては、3つの選択肢すべてを同じRTLに4週間かけることをお勧めします。ベイクオフは誤った賭けに比べれば安価です。

RL配置に関するAlphaChip / Markov論争についての立場は?

私たちは、Igor Markovの批判は具体的な数値については技術的に正しかったと考えています。Google Circuit Trainingが32時間、対する調整されたシミュレーテッドアニーリングが12.5時間、Cadenceの商用ツールが0.05時間というのは、主流のSoCにおいてRLが配置で勝利するという話ではありません。これはRLがシリコンに無用であることを意味しません。2020年の枠組みが誤っていたということです。今日RL配置がその計算コストに見合うと私たちが考える場所は、設計空間が本当に新しいチップレットおよび3D-ICフロアプランニング、既存ツールが弱い熱対応アナログレイアウト、そして前世代で学習したエージェントがウォームスタートを与える密接に関連したRISC-V IPファミリー間の転移学習です。私たちは、5nmのモノリシックなデジタルSoCにおいてDSO.aiやCerebrusに対してRL配置を売り込むことはしません。それは私たちが負け、あなたが代金を払うことになる戦いです。

リスピンの70%が仕様変更に起因し、ロジックバグではないという事実に、どう対処しますか?

正直なところ、これは検証における最も難しい問題であり、それをきれいに解決するAIツールはありません。私たちが行うのは、仕様を検証フローへの第一級の入力として扱うことです。LLMは仕様リポジトリ(Confluence、Google Docs、Git、お使いのいずれであれ)を監視し、根底にある前提が変化したプロパティにフラグを立てます。レビュー担当者が仕様のあるセクションを改訂済みとマークすると、依存するプロパティが自動的に再実行され、次のリグレッションが締め切られる前に差分レポートがDVリードに届きます。これは仕様ドリフトを排除しません。何もそれを排除できません。これはドリフトをシリコンではなく数時間のうちに可視化します。これで私たちが見る最大の勝利は、「仕様が2スプリント前に変わったのに誰も影響を受けた形式プロパティを再実行しなかった」という事態を、階層を通じて伝播する前に捕捉することです。

私たちはすでにJasperGoldを所有しています。置き換えるべきですか?

いいえ。JasperGoldは最高の商用形式検証エンジンであり、顧客がすでに所有している場合は私たちもそれを使います。私たちが追加するのは、その上に乗せるLLM支援層(アサーション生成、反例の解釈、ヴァキュイティの健全性チェック)と、ほとんどのチームがきれいに構築する時間を取ってこなかったCI統合です。あなたの既存のJasperGold投資のリターンは、下がるのではなく上がります。JasperGoldを所有しておらず、ベース + シートあたりの価格を正当化できない場合、私たちは通常、一括リグレッション向けのQuesta Formal(シートあたりがより安価)と自動プロパティデバッグ向けのSymbiYosys(オープンソース)のハイブリッドをお勧めします。私たちはJasperGoldの購入が選択肢になかったRISC-V IPスタートアップに、このスタックを出荷したことがあります。

どれくらい小さなチームでこれは機能しますか?

私たちは6人のRISC-V IPスタートアップ向けに有用なフローを構築したこともあれば、400人のAIアクセラレータ企業向けに構築したこともあります。下限は、SVAを読み、形式検証の反例トレースを解釈することに慣れたエンジニアが少なくとも1人存在することです。チームの誰もSVAプロパティを読めないなら、どんなLLM支援フローもそのギャップを埋めることはできず、私たちや他の誰かと契約する前に、そのスキルを採用するか契約するかすべきです。その基準を超えれば、契約はスコープに含まれるRTLの量に応じてスケールします。単一のバスインターフェースブロックは6週間の仕事です。カスタム拡張と相互接続ファブリックを備えたフルRISC-Vコアは4〜6か月です。

あなたの初回シリコン成功率は14%。LLM生成RTLでは、その数字はさらに悪化します。