形式化驗證器說「已證明」，晶片卻依然是壞的。

我們自己的工具第一次對我說謊時，態度還很客氣。那具形式化引擎回傳了一個綠色的勾號。我們要求它證明的每一條屬性都回報為已證明。斷言函式庫看起來很完整。在紙面上，這個設計已經通過驗證。

我們花了兩天才意識到那張憑證毫無價值——而我先前對半導體 AI 驗證所抱持的一切假設，其實在保護我們免於錯誤的那種失效。

那些屬性是由一個大型語言模型產生的，我們把它包在形式化引擎外層——正是當時人人都在打造的那種光鮮的代理式晶片設計示範。而引擎在幾毫秒內就把它們證明了，這本該就是破綻。它們之所以被證明為真，是因為那些會測試它們的條件從未觸發。一條說「每個請求最終都會獲得授權」的屬性，如果那個請求根本不可能發生，就會平凡地成立。求解器並沒有錯。它回答的是我們無意間問出的問題，而那個問題是空的。就在那一刻，我明白了這些 AI 驗證流程實際上必須防範什麼——以及為什麼幾乎沒有一個推銷這種東西的人在防範正確的目標。

我想告訴你我們發現了什麼，因為真正扼殺現代晶片的那些錯誤類別，並不是業界宣稱自己能抓到的那些。我們為無晶圓廠晶片團隊打造客製化的驗證流程——把微調過的開放權重模型包在團隊本就擁有的形式化引擎外層，完全在他們自己的硬體上運行——而整套做法正是從一開始把這件事做錯而來的。你可以在veriprajna.com/solutions/semiconductor-ai-verification看到它的樣貌。但唯有當你親眼看過一個「通過」的設計失效之後，這套做法才說得通。

一個應該讓每一位無晶圓廠 CFO 感到害怕的數字

有一項統計數據框定了整個問題。2024 年 Wilson Research Group／Siemens EDA 功能驗證研究——業界歷時最久的基準調查——把首次流片成功率定在 14%。這是二十年追蹤以來的最低點。2020 年時這個數字大約是 32%。四年間它已經跌了超過一半。

這並不是工程師變懶的故事。這是複雜度跑贏工具的故事，是規格變異的速度快過追著它跑的測試平台的故事。同一份研究發現，大約70% 的重製導因於與規格變更相關的錯誤——而非純粹的邏輯錯誤。

首次流片成功率下滑，不是因為晶片團隊變差了。它下滑，是因為如今規格移動的速度快過驗證所能收斂的速度。

我對著那個 70% 的數字琢磨了很久，因為它悄悄地控訴了許多「AI 用於晶片設計」的推銷說詞。如果大多數重製都源自規格漂移，那麼一個只能抓邏輯錯誤的工具，只是處理了問題的一小塊，卻宣稱那就是整塊餅。

而出錯的代價，其殘酷程度是軟體人所低估的。一組 5nm 光罩要價1,000 萬至 2,000 萬美元。到了 3nm，你就逼近4,000 萬美元，含七十多層光罩層，其中包括二十多層 EUV 層。如今一次完整的 2nm 流片全部算下來要價約7.25 億美元。當有東西溜過去，一次重製就是在光罩帳單之上再加三到六個月的排程延誤。在一個十八個月的產品窗口上，六個月的延誤可以抹掉一顆晶片生命週期營收的一半。CFO 並不把驗證看作成本中心。他們把它看作一份保險，保的是避免單一次八位數金額的錯誤。

一個 LLM 在硬體中究竟是怎麼產生幻覺的？

你的團隊已經在 Verilog 上使用 LLM 了。我不打算假裝並非如此，任何向你推銷的人也不該假裝。這個研究領域如今是真實存在的——關於 LLM 撰寫 Verilog 的論文，從 2020 年的一篇，增加到2025 年的六十四篇。在 VerilogEval 基準中較難的題目上，GPT-4 等級的模型功能正確率大約落在 43%。有用。但不值得信任。

有意思的問題不在於這些模型是否有幫助。而在於它們如何失效，因為這些失效模式並不像軟體工程師受過訓練去害怕的那些失效。在無數個深夜盯著「看起來正確」的 RTL 為何出錯之後，我開始把這些失效分成五類。

第一類是無害的。語法幻覺——根本無法編譯的程式碼。Verilator 或合成前端在幾秒內就會抓到。人人早就知道怎麼處理這一類，而當有人想宣稱問題已經解決時，指向的就是這一類。

第二類是開始造成傷害之處。語意幻覺，其教科書式案例就是阻塞式對非阻塞式賦值。一個在 Python 和 C 上訓練出來的模型，會把 Verilog 讀成敘述由上而下依序執行。於是它在一個時脈驅動的=區塊裡寫下一個阻塞式賦值——一個單純的always_ff——而該語言在此處要求的是非阻塞式的<=。設計者想要的是一條兩週期的管線。用阻塞式賦值，第二級讀到的是第一級的新值，而非舊值，於是矽晶上出貨的變成了一條單週期的旁路。有些模擬器會以一種完全隱藏這個競態的順序來排程事件。它模擬起來沒問題。它合成出來卻是錯的機器。

第三類，就是教會我要在第二台螢幕上一直開著 AMBA 規格的那一類。協定幻覺。程式碼能編譯，通過了九成的定向測試，然後在從屬端還沒準備好接收位址之前，就把一個寫入資料有效訊號拉高了——違反了 AXI 交握協定。或者它在底下翻動資料時，卻一直把一個有效訊號維持在高位。又或者它觸犯了埋在匯流排規格第 84 頁上、沒有任何人背下來的某個子條款。晶片在你內部的測試平台上運作得完美無缺，但一接到第三方記憶體控制器上就當機。你無法用更多模擬週期硬蠻幹過去。你要靠針對每一種協定所撰寫的預先驗證斷言函式庫來抓它。

第四類，就是騙倒了我們的那一類，也是危險的那一類。

為什麼「已證明」是一份驗證報告裡最危險的字眼？

空洞幻覺。模型產生一條 SystemVerilog 斷言。形式化引擎證明了它。你出貨。而那條屬性之所以平凡地為真，是因為它的前提——那個「如果」的部分——一開始就從未成立。

設想一條仲裁器屬性：如果一個請求被提出，那麼在若干個週期內必須有一個授權隨之而來。現在假設同一個模型，出於想幫忙，也寫了一條假設，強制把請求訊號壓低。形式化引擎盡責地在幾毫秒內證明了那條授權屬性，因為根本沒有請求會去違反它。底下真正的仲裁器可能徹底壞掉。憑證卻說「已證明」。它毫無價值。

一個在幾毫秒內跑完的形式化證明並不叫快。它叫可疑。引擎也許根本什麼都沒證明。

這並不是什麼邊緣風險。Siemens 自 2017 年起就一直在發布關於空洞證明的警告，而這個領域至今仍在出貨沒有自動空洞性檢查的流程。當我告訴人們，一套沒有空洞性偵測的形式化驗證流程比更糟沒有形式化驗證，他們以為我在誇大其詞。我沒有。沒有驗證會讓你保持適度的恐懼。一個空洞的「已證明」則讓你既自信又錯誤，還帶著一個已簽核放行的區塊往流片邁進。那正是在我們自己早期原型裡差點就出貨的失效，它永久地改變了我們打造的東西。

第五類，是模擬在結構上根本看不見的那一類。跨時脈域盲點。一個 LLM 讀的是訊號名稱；它感知不到時脈域。於是它把一個來自 2 GHz CPU 域的訊號，直接接進一個 400 MHz 週邊域的正反器，跳過了那個用來防止亞穩態的雙正反器同步器。RTL 模擬並不對亞穩態建模——所以回歸測試次次都通過，而矽晶則在現場鎖死。這就是為什麼 CDC 錯誤會吃掉整組光罩。這也是為什麼 Accellera 在 2024 年啟動了一項 CDC／RDC 互通性標準：各商用 CDC 工具之間的碎片化，已經糟到足以拖垮簽核。

第二類到第五類共有一個令人膽寒的特性：它們都能通過模擬。它們只會在矽晶上浮現。那就是那一部分至今仍會炸掉流片的錯誤，而那恰恰是一句「能抓到邏輯錯誤」的推銷詞所擱置不理的那一部分。

一個晶片團隊實際上正站在其面前的那道供應商高牆

當我為一次流片去尋找真正獨立的協助時，我找到的選項比幾年前還要少——而這不是懷舊，這是市場結構。一位設計驗證主管實際上能挑選的三家 EDA 供應商——Synopsys、Cadence、Siemens——已經從十年前不到 75% 的市佔，來到今天超過 85%。再把 Synopsys 那樁350 億美元的 Ansys 收購案算進來，前四大就掌控了大約 90%。一家無晶圓廠新創所能採買的市場是變窄了，而非變寬，恰恰就在問題變得更難的時候。

而這些既有廠商在 AI 上並未原地踏步。Synopsys 在 2026 年 3 月推出了AgentEngineer，一套宣稱可帶來二到五倍生產力的代理式驗證工作流程，它建構在 VC Formal 之上——是我評估過最可信的供應商代理式技術堆疊。Cadence 在 2026 年 2 月發表了它的ChipStack AI Super Agent，並運行 Cerebrus AI Studio 來做強化學習驅動的實作，而 JasperGold 仍是那具黃金標準的形式化引擎，其他每一家都要拿它來當標竿衡量。我說這話不加保留：JasperGold 和 VC Formal 是真真切切地出色。任何開口推銷就先貶低它們的人，等於告訴你他們從沒完成過一次真正的流片。

問題出在定價和姿態。JasperGold 的歷史基準價大約落在22.5 萬美元外加每個席位 4.5 萬美元——對一家大型無晶圓廠公司來說沒問題，對那些做著最有意思工作的早期 RISC-V 與 AI 加速器新創來說則遙不可及。而且這些既有廠商最新的 AI 功能是雲端優先的，這與這些客戶絕不會退讓的那一條要求正面衝突。這一點稍後再談。

接著是那波新創浪潮，聲勢浩大。在最近一屆 DAC 和 DVCon 上，一位與我共事的 DV 主管，單季就被八家不同的「用於晶片設計的代理式 AI」公司推銷過。ChipAgents截至 2026 年初已募得 7,400 萬美元，並宣稱可帶來十倍的設計與驗證生產力。Normal Computing在三星 Catalyst Fund 領投下募得 5,000 萬美元，打造自動形式化——也就是能把工程師意圖直接翻譯成形式化屬性並加以證明的 LLM——並表示全球前十大半導體設計公司中有半數正在使用它。還有更多：MooresLabAI 產生完整的測試平台，Bronco 做回歸分析，Silimate 做功耗-效能-面積預測。

其中有些是真材實料。但它們沒有一個解決了客戶真正的問題，那就是：客戶如今已經買了三個這類單點工具，卻完全不知道該如何讓它們在自己本就信任的簽核流程裡協同運作。

沒有人願意大聲說出口的強化學習佈局故事

在晶片設計中，除了驗證之外還有一種平行的誘惑：用強化學習來做實體佈局規劃——決定那些大型區塊要坐落在晶粒上的什麼位置。這很誘人，而被引用最多的那項成果，卻在一個多數推銷詞都很方便地略過的層面上備受爭議。

2020 年 Google 那篇《Nature》論文宣稱，在巨集佈局上 RL 勝過模擬退火，而且它已被用在真正的矽晶上——多個世代的 TPU 都搭載了它。但在 2023 年，《Nature》在有人提出方法論疑慮之後加上了一則編輯註記。如今任職於 Synopsys 的 Igor Markov 發表了一篇逐行的批評，其中最醒目的比較讓人一看就難以忘懷：RL 方法耗時 32.31 小時，一個經過調校的模擬退火基準耗時 12.5 小時，而一個商用的 Cadence 工具完成同一項工作只花了0.05 小時。DeepMind 以一篇題為〈That Chip Has Sailed〉的論文反擊。多年過去，沒有任何獨立的外部重現能證實最初的宣稱，而批評與反駁至今仍未有定論。

我提起這件事，是因為當一位顧問向一支真正的形式化團隊推銷 RL 佈局，卻假裝這場爭議並不存在時，會發生什麼事。他們不到十分鐘就嗅出破綻，而你已經失去了整個會議室。誠實的立場是：確實存在一些真正的利基——晶粒與 3D-IC 的熱感知佈局規劃、類比佈局、在開放工具上做 RISC-V IP 最佳化——在這些地方，混合式做法對得起它所佔的位置。而對既有廠商的佈局引擎發動正面強攻則不然。分辨其中的差別，並且大聲說出來，這才是整份工作。

在我們的工具騙倒我們之後，有什麼改變了

所以那場空洞證明的災難把我們帶到了這裡。我們不再試著打造一個更會寫 Verilog 的 AI，因為那是一場擠了八名資金充裕跑者的競賽，而是開始打造它們沒有一個在賣的那樣東西：供應商中立的整合層，它讓一支團隊既有的工具變得值得信任。

具體而言，那意味著幾個決定，每一個都是被我們見過的某次失效所逼出來的。我們在客戶自己的RTL 語料、他們的規格、他們過往的錯誤紀錄上，微調一個開放權重模型——Qwen Coder、Llama，哪個合適就用哪個——因為一個沒見過你家風格的模型，會針對它產生幻覺。我們把它包在團隊本就擁有的任何一具形式化引擎外層：JasperGold、VC Formal、Questa Formal，或開源的 SymbiYosys。我們絕不會要求他們把已經信任的那個黃金標準工具拆掉。而模型所提出的每一條屬性，都要先通過空洞性與覆蓋率檢查，然後才准任何人讀到「已證明」這個字——因為我們用昂貴的方式學到，一個沒有防護的證明只是一場戲。

那些預先驗證的斷言函式庫，其重要性一點也不亞於模型本身。對一個 RISC-V 核心而言，形式化測試框架隨附了 AXI4、AHB 和 TileLink 的合規檢查、管線危障斷言、載入-儲存的記分板、除錯單元的正確性屬性——這些正是能在矽晶抓到之前，先抓到協定與語意幻覺的東西。這不是空談。形式化驗證顧問公司 Axiomise 已經在 Ibex 中找到了65 個以上的錯誤——Ibex 就是 Google OpenTitan 內部那個開放的 RISC-V 核心——其中包括除錯單元裡那些唯有形式化方法才能抓到的分支指令錯誤。形式化方法在 RISC-V 上行得通。稀缺的並不是方法本身；而是一支懂得如何運用它的團隊。

這裡真正的破口，從來就不是一個更聰明的 Verilog 模型。而是一個誠實的測試框架，包在一支團隊本就信任的那些昂貴工具外層。

為什麼你不乾脆把它跑在雲端就好？

人們不斷這樣問我，而答案，正是每一家雲端優先的 EDA-AI 新創在我所在乎的那些客戶面前一到場就已陣亡的同一個理由：RTL 是皇冠上的寶石，它不會離開這棟建築。

一家無晶圓廠公司的暫存器傳輸級程式碼，就是那家公司本身。國防與航太客戶需要它氣隙隔離，有時得放在一個安全設施裡。商用無晶圓廠團隊則要求地端部署，最低限度也要虛擬私有雲。所以我們把一切都跑在客戶自己的硬體上——在他們既有的 H100 或 H200 叢集上用 vLLM 或類似方案做推論、在他們自己的語料上做本地檢索，永遠不讓 RTL 跨越網路邊界。既有廠商最新的代理式功能是雲端優先的；那對他們是一項賣點，對一支對 IP 敏感的晶片團隊卻是全然的絕路。我所看到最大的破口，根本不是演算法問題。它是一個部署與整合問題，而擁有最佳演算法的那些人，已經決定不去解它。

另一個問題來自那些汽車團隊，而那是為他們決定一切的問題。要把一顆晶片送進一輛車、達到 ASIL C 或 D——也就是 ISO 26262 不再只是建議、而開始強制要求形式化驗證的那些安全完整性等級——那麼工具本身就必須攜帶一份 TCL2 或 TCL3 的資格認證包。既有廠商的核心引擎持有那份第三方認證；一個全新的 AI 工具則沒有。我親眼看過一個確實更好的工具，在一個汽車專案中就因為這個緣故被冷凍：沒有資格認證包，就在簽核流程裡沒有立足之地，對話到此結束。所以我們不去嘗試成為那個合格的工具。我們幫團隊在不破壞資格認證鏈的前提下，讓 AI 輔助與合格的既有引擎並行運作——因為在汽車領域，一個技術上更優越、卻無法通過稽核的工具，一文不值。

憑證並不是晶片

我一再回想我們花在信任一個毫無意義的綠色勾號上的那兩天。教訓不是「LLM 不擅長寫 Verilog」。它們每一季都在變好。教訓是：在硬體裡，看起來已驗證與確實已驗證之間的落差，是以八位數金額的光罩組與六個月的延誤來計量的——而那些爭相湧進這片空間的工具，多半都在賽跑著把「看起來已驗證」那一部分做得更快。

在一組 1,000 萬美元的光罩上，一個你無法追溯到一份非空洞證明、在你自己掌控的硬體上運行、對照由一個讀過規格第 84 頁的人所寫下的斷言而得出的「已證明」——那才不是驗證。那是一份製作精良的指望。如果你想看看我們是怎麼分辨其中差別的，全都攤開寫在veriprajna.com/solutions/semiconductor-ai-verification。

晶片不在乎報告怎麼說。它只做矽晶被實際打造出來去做的事。驗證，就是讓那兩者相同的這門功夫——而當一個 AI 在幾毫秒內告訴你它們相同的那一刻，那正是你該去把規格拿出來的時候。