看起來錯得離譜的晶片佈局,竟是我們見過最好的設計

凌晨兩點,我盯著螢幕上的一張晶片佈局圖,我的第一直覺是有什麼東西出了嚴重的差錯。

記憶體巨集散落得像是有人對著畫布打了個噴嚏。邏輯叢集形成一團團無定形的斑塊,違反了我多年研究矽晶架構所內化的每一條設計原則。沒有整齊的欄,沒有對稱的列,沒有可辨識的「曼哈頓」網格——只有看起來像是有組織的混亂。

然後我跑了模擬。線長:大幅下降。壅塞:幾乎不存在。時序收斂:比我們團隊用傳統工具做出來的任何結果都更乾淨。那個看似壞掉的佈局,以每一項真正重要的物理指標來衡量,其實更好。

就在那一刻我明白了——是切身地、而不僅僅是理智上地明白——人類直覺主導的晶片設計時代正在結束。也明白了我正在打造的公司 Veriprajna,正對準了完全正確的問題。因為摩爾定律並不是死於缺乏物理突破。它是死於缺乏想像力。而強化學習擁有我們所沒有的想像力。

摩爾定律究竟為什麼停止運作了?

流行的說法很簡單:電晶體無法再變小了。這在某種程度上是真的——在 3nm 與 2nm 製程節點,你要對抗量子穿隧、漏電流,以及讓每一次額外微縮都呈指數式變得更困難、更昂貴的熱力物理。

但這裡有一點多數人忽略了:電晶體已經不再是瓶頸了。導線才是。

在現代晶片中,一個訊號可以在皮秒之內穿越一個邏輯閘。但要穿越那些連接各元件的微小銅互連線呢?那要花上奈秒——足足高出好幾個數量級的時間。這些微觀導線的電阻與電容,如今主宰著延遲與功耗兩者。這意味著晶片上元件的幾何排列——也就是佈局規劃——已成為決定該晶片速度與效率的最重要單一因素。

糟糕的佈局無法靠更快的電晶體來拯救。佈局本身就是效能。

這是我們開始深入研究時最讓我震撼的部分。數十年來,整個產業把佈局規劃當成下游任務——重要,但次於微影微縮那種英雄式的壯舉。如今微縮已經停滯,佈局規劃就是全部的關鍵。而我們一直用來進行這件事的工具,是 1980 年代的產物。

驅動你手機的那個 40 年老演算法

我得跟你談談模擬退火(Simulated Annealing),因為理解它的侷限,就是理解為什麼 AI 在這裡至關重要。

模擬退火——簡稱 SA——是大多數商用電子設計自動化(EDA)工具背後負責晶片佈局的主力演算法。它開發於 1980 年代,靈感來自冶金學中加熱並緩慢冷卻金屬以去除缺陷的過程。這個演算法隨機地把元件洗牌重排,逐漸「冷卻」以收斂到一個解。

它聽起來很優雅。但實際上,它有兩個致命問題。

首先,它是無記憶的。每次你在新晶片上執行 SA,它都從頭開始。它從上一顆設計的晶片、或再上一顆晶片,什麼都沒學到。想像一下,如果每次西洋棋手坐到棋盤前,都忘記了他們下過的每一盤棋。那就是 SA。

其次,它會被困住。現代晶片的最佳化地形——數十億個電晶體、數千條約束、功耗、效能與面積之間相互衝突的目標——是一片布滿山谷與山脊的崎嶇地形。SA 找到一個山谷就待在裡面,無法察覺就在山脊另一側存在著一個深得多的山谷。它滿足於「夠好」,因為它字面上就是看不到「卓越」。

我記得跟一位資深實體設計工程師的一次對話——他在業界二十多年——他帶著明顯的挫折感告訴我:「每次 SA 跑完後,我都要花三個星期手動搬移巨集,去修正工具做錯的地方。我是一個自我大學時代以來就沒有根本性改變的演算法的善後小組。」

那就是認知天花板。不只是工具的侷限,更是為彌補這些侷限所付出的人力成本。一整支專家工程師團隊花上數週手動微調佈局,燒掉數月的日曆時間與數百萬的薪資,只因為他們工作流程核心的那個最佳化引擎,在架構上就無法找到最佳答案。

如果晶片設計是一場遊戲呢?

這正是徹底改變了我看法的重新框定。

2021 年,Google 在《自然》(Nature)期刊上發表了一篇論文,描述 AlphaChip——一個深度強化學習代理,它把晶片佈局規劃不視為一個最佳化問題,而是視為一場遊戲。棋盤是矽晶晶粒。棋子是網表元件——記憶體區塊、邏輯叢集、I/O 介面。每一步棋就是把一個元件放在某個特定座標上。分數則是最終佈局各項物理品質的綜合:線長、壅塞、時序、熱密度。

這個代理會玩這個遊戲數百萬次。而且它會學習。

不是經驗法則。不是啟發式規則。它學到的是一套策略——一種對於東西該放在哪裡的深層、經模式匹配的直覺,透過與成本函數物理特性的原始經驗培養而成。它學到把記憶體控制器放在 I/O 附近能降低延遲。它學到算術單元的某些叢集模式能將壅塞降到最低。沒有任何人把這些洞見寫進程式。這個代理發現了它們,因為這麼做會得到獎勵。

我寫過這背後的技術架構——基於邊的圖神經網路、馬可夫決策過程的建構方式、獎勵函數——都寫在我們的互動式白皮書中。但真正讓我怔住的細節不是那些數學,而是遷移學習。

當 Google 用一組多樣化的晶片區塊——TPU 核心、記憶體控制器、PCIe 介面、開源 RISC-V 設計——來預訓練這個代理時,它不只是變得擅長那些特定晶片。它發展出佈局規劃的通用原則。當面對一個全新、未曾見過的 TPU 區塊時,它並不是從零開始。它是帶著直覺開始。而且它在數小時、而非數週之內,就收斂到一個超越人類的佈局。

模擬退火在每次執行後就忘掉一切。RL 代理則是每設計一顆晶片就變得更聰明。

那不是漸進式的改良。那是另一個物種的工具。

那些真正有效的外星佈局

故事就在這裡變得真正詭異起來。

人類晶片設計師偏好業界所稱的「曼哈頓」佈局——整齊的直角網格、排成有序欄位的記憶體區塊、位於矩形區域內的邏輯。我們這樣設計,是因為我們的大腦需要視覺上的秩序來管理複雜度。網格對電子流動來說並非最佳;它是對人類理解而言最佳。

RL 代理沒有那種限制。它們忠於的是物理,而不是美學。而它們產生的佈局,坦白說,很外星。巨集散落成不規則的叢集。邏輯雲團沒有任何可辨識的幾何模式。那種會讓一位資淺工程師被叫進主管辦公室的排列方式。

但當你模擬這些外星佈局時,它們始終勝過人類的設計。那種「混亂」其實是一種更高形式的秩序——一種超級最佳化,以僵化的人類幾何無法達成的方式,最小化關鍵訊號網的實際歐幾里得距離。

早期我曾為這件事跟團隊裡的一位成員爭論過。他看著其中一個佈局說:「這是幻覺。代理搞混了。」我說:「跑一下時序分析。」他跑了。零條負時序裕度路徑。這個代理找到了一個在每一個可衡量維度上都在物理上更優越、但對受過訓練的工程師而言在美學上無法理解的解。

那就是我們開始把這稱為「電擊去顫器」效應的時刻。摩爾定律並不是因為我們用光了物理才死去。它停滯是因為我們用光了人類的設計想像力。RL 代理為一個數十年來一直困在人類認知模式中的流程,注入了非直覺的、物理上最佳的活力。

誰已經在用這個了——結果又如何?

Google 使用 AlphaChip 的內部結果相當驚人。橫跨多個世代的 TPU 設計——v5e、v5p,以及最新的 Trillium 世代——這個代理被用在越來越高比例的設計區塊上。Google 表示,AlphaChip 促成了尖峰運算效能提升 4.7 倍以及能源效率提升 67%——相較於前一代,在 Trillium TPU 中實現。

但對更廣泛的產業而言最重要的驗證,來自聯發科(MediaTek)。

聯發科是一家對外銷售的無晶圓廠半導體公司——他們沒有 Google 那種無限的運算預算或內部專屬的晶片計畫。他們銷售的對象是競爭殘酷的 Android 智慧型手機市場,在那裡,5% 的電池續航改善或 2% 的晶粒面積縮減,就決定了你是贏得還是輸掉一個設計案。當聯發科為其 Dimensity 9400 SoC 採用基於 RL 的佈局規劃並回報單核心效能 +35%、功耗效率 +40%,以及在功耗降低 33% 的情況下 AI 運算能力達 2 倍時,整個產業都注意到了。聯發科高層明確將這些數字歸功於他們的「智慧 EDA」與 RL 演算法,是它們促成了交出這些數字的佈局——具體來說,是 L3 快取與記憶體控制器階層的最佳化佈置。

三星晶圓代工(Samsung Foundry)已回報使用類似的 AI 驅動流程,在關鍵區塊上把功耗降低 8%,並把時序改善超過 50%——而且是以數週而非數月的時間完成。來自哈佛、紐約大學與喬治亞理工學院的教授們,已將 AlphaChip 方法引述為現代晶片設計研究的「基石」。

這不是實驗室裡的奇珍。這是出貨到數百萬台裝置中的量產矽晶片。

在微觀層次會發生什麼事?

RL 革命並不止於巨集佈置。它是碎形式的——一路向下深入到數位設計的原子級單元。

NVIDIA 的 NVCell 框架將強化學習應用於標準單元佈局——即 NAND 閘與正反器等基本構建區塊內部電晶體與佈線的排列方式。在 3nm 與 2nm 節點,這些單元的設計規則極其複雜。NVCell 生成的佈局,其面積有 92% 小於或等於手工打造的專家設計,且無需任何人為介入。

這裡的複利效應非常巨大。如果你把標準單元庫本身縮小,每一顆用該單元庫打造的晶片都會變得更小、更有效率。這是一種會傳播到整個設計生態系的乘法式優勢。

想了解該架構完整的技術拆解——包括 Edge-GNN 的建構方式、MDP 狀態空間,以及繞線前沿——請見我們的研究論文。

你為什麼不能直接向 Synopsys 買到這個?

人們不斷這樣問我。Synopsys 有 DSO.ai。Cadence 有 Cerebrus。這些現有廠商難道不是已經在解決這個問題了嗎?

這裡有一個關鍵區別:那些工具最佳化的是既有引擎上的旋鈕。它們並沒有取代引擎本身。

Synopsys DSO.ai 是一個設計空間探索工具——它以不同的參數設定多次執行標準佈局器,再挑出最佳結果。Cadence Cerebrus 則用機器學習來最佳化從 RTL 到 GDSII 的流程步驟。兩者都很有價值。但兩者都不會生成根本上全新的佈局。它們是在調校一具內燃機。而我們是在打造一具電動馬達。

用於晶片設計的深度 RL 意味著這個代理就是佈局器本身。它並不是去配置一套舊有演算法;它直接做出佈局決策,而且是數百萬個,由一套在設計物理上訓練出來的學習策略所引導。這就是你得到外星佈局的方式。這也是你逃離數十年來困住整個產業的局部極小值的方式。

AI 輔助的 EDA 與 AI 原生的 EDA 之間的差別,就是一台建議路線的 GPS 與一台自動駕駛汽車之間的差別。

這些現有廠商最終會走到那一步——他們必須如此。但此刻,存在著一個窗口:那些把深度 RL 能力建進自身設計流程的公司,將獲得一種會隨著每一個晶片世代不斷複利累積的結構性優勢。

沒有人談論的信任問題

如果我不談這場轉型中最艱難的部分,那我就不誠實了——而它並不是技術性的。它是文化性的。

一位擁有二十年經驗的資深工程師看著一個外星佈局,問道:「為什麼代理把時脈除頻器放在那裡?這是幻覺嗎?」這個問題是合理的。在一個單一一次有瑕疵的流片就可能耗損數千萬美元的產業裡,「相信這個黑盒子」並不是一個可以接受的答案。

我們花了數個月打造我所謂的可解釋性層——那些不只顯示最終佈局、還會將代理的獎勵軌跡視覺化的儀表板。以及揭示哪些約束——壅塞、時序、熱——驅動了特定佈置決策的敏感度圖。當一位工程師能看到那個「怪異」的時脈除頻器佈置,其實是對他們沒注意到的、位於上方三個繞線層的一個壅塞熱點所做出的精算回應時,對話就會從「我不信任這個」轉變為「讓我看看它還發現了什麼」。

這才是把 AI 帶進晶片設計的真正工作。不是演算法——那些都已經公開發表了。不是運算力——那只是一個信用卡就能解決的問題。真正的工作,是贏得那些一整個職業生涯都在手工出色地做這件事的人的信任。你不是靠告訴他們他們已經過時來做到這一點。你是靠向他們展示他們原本看不到的東西來做到。

髒資料問題

另一個沒人談論的障礙是資料。RL 代理很飢渴。Google 享有一個統一儲存庫的奢侈,裡面收錄了每一顆曾經設計過的 TPU。大多數半導體公司的舊有設計則散落在各台伺服器上,以不同的檔案格式存在——LEF/DEF、GDSII——命名慣例不一致,文件也不完整。

在 Veriprajna,我們打造的東西中有很大一部分正是資料基礎設施:攝入舊有的設計檔案、清理並正規化它們,再把它們轉換成訓練資料集。一家公司的流片歷史——過去十年間的每一個設計決策、每一次時序修正、每一個壅塞的變通方案——一旦被妥善結構化,就會成為一項競爭資產。我們稱之為「企業大腦」(Corporate Brain),而它正是讓遷移學習能在那些並非 Google 的企業身上發揮作用的護城河。

後摩爾時代究竟長什麼樣子

這是我的信念,直白地說:如果我們無法把電晶體做得更小,我們就必須把它們排列得更聰明。這就是新的縮放定律。不是微影縮放,而是複雜度縮放。而唯一有能力駕馭現代晶片設計那種組合式爆炸的工具,是一種會學習、會記憶、並能跨設計遷移知識的智慧。

未來的頂尖設計團隊,不是五十位工程師在做手動佈局。而是五位工程師在一個 GPU 叢集上引導一支 RL 代理艦隊,審視那些勝過任何人類所能繪製之作的外星佈局,並建立起讓每一顆後續晶片都比上一顆更好的機構知識庫。

摩爾定律並不是死於物理的失敗。它是停滯於設計想像力的失敗。強化學習正是我們一直缺少的那份想像力。

我近距離看著這場轉型,近到足以同等地感受到那份抗拒與那份興奮。擁抱它的工程師,並不是那些本來就做不好工作的人——他們是最優秀的一群,是一直都知道工具在拖累自己的那些人。他們看著一個外星佈局,看到的不是混亂。他們看到的是自己一直在尋找的答案,以一種他們的雙手永遠也畫不出來的幾何形式呈現。

棋盤已經擺好。棋子正在移動。是時候讓代理來下這盤棋了。