Wir bauen maßgeschneiderte Verifikations-Pipelines, die feinabgestimmte Open-Weight-LLMs um Ihre vorhandene formale Engine (JasperGold, VC Formal, Questa Formal oder SymbiYosys) legen und vollständig auf Ihrer eigenen Hardware laufen. Kein RTL verlässt Ihr Netzwerk. Kein Vendor-Lock-in. Klare Haltung zu SystemVerilog-Assertions, ehrlich darüber, was formale Methoden beweisen können und was nicht, und versiert in RISC-V, AXI4 und der Tape-out-Ökonomie bei 3 nm.
14 %
First-Silicon-Erfolg
Wilson / Siemens 2024
10–40 Mio. $
Maskensatz, 5 nm bis 3 nm
SemiAnalysis 2024
70 %
Respins durch Spec-Drift verursacht
Wilson / Siemens 2024
Die Functional-Verification-Studie 2024 der Wilson Research Group / Siemens EDA bezifferte den First-Silicon-Erfolg auf 14 % – der niedrigste Wert in zwanzig Jahren Datenerhebung. 2020 lag er bei 32 %. Die Ursache ist keine nachlässige Ingenieursarbeit. Es ist Komplexität, die den Verifikationswerkzeugen davonläuft, eine Spezifikation, die schneller mutiert als die Testbench, und eine neue Klasse von Fehlern, die generalistische LLMs in RTL einbringen. Wir sehen fünf Halluzinationsmodi in HDL-Code, die die Branche noch nicht sauber benannt hat.
Code, der nicht kompiliert. Von Verilator, Icarus oder dem Synthese-Frontend in Sekunden erkannt. Das ist die Klasse, mit der die Branche bereits umzugehen weiß.
LLMs, die auf Python und C trainiert wurden, schreiben Verilog so, als würden Anweisungen sequenziell ausgeführt. Sie verwenden Blocking-Zuweisungen (=) innerhalb getakteter always_ff -Blöcke, in denen Non-Blocking (<=) erforderlich ist. Der Simulator kann Ereignisse in einer Reihenfolge planen, die die Race-Condition verdeckt. Die Synthese erzeugt andere Logik. Das Silizium gerät in einen Deadlock.
Der Code kompiliert und besteht 90 % der gerichteten Tests. Dann setzt er WVALID vor AWREADY, oder hält VALID auf high, während er Daten umschaltet, oder verletzt eine Unterklausel, die auf Seite 84 der AMBA-Spezifikation vergraben ist. Der Chip funktioniert auf dem internen Test-Harness und hängt sich auf, sobald er an einen Speichercontroller eines Drittanbieters angeschlossen wird. Wir fangen das mit vorverifizierten SVA-Bibliotheken für jedes Protokoll ab, nicht mit mehr Simulationszyklen.
Das LLM erzeugt eine SVA-Property. Die formale Engine beweist sie. Sie liefern aus. Die Property war trivialerweise wahr, weil der Antezedens nie auslöst. Das ist schlimmer als gar keine Verifikation, denn Sie haben ein Zertifikat, das bei einem fehlerhaften Design „bewiesen" sagt. Jeder formale Flow, der keine Vakuitätsprüfungen durchführt, ist Theater. Siemens warnt seit 2017 davor, und das Feld liefert immer noch Werkzeuge ohne sie aus.
LLMs sehen Signalnamen, keine Clock-Domains. Sie verbinden ein Signal aus der 2-GHz-CPU-Domain direkt mit einem Flop in der 400-MHz-Peripherie-Domain, lassen den Double-Flop-Synchronizer aus, und die Simulation kann es nicht erkennen, weil RTL-Sim keine Metastabilität modelliert. Accellera hat 2024 einen CDC-/RDC-/Glitch-Interoperabilitätsstandard eröffnet, genau weil die Fragmentierung zwischen SpyGlass, Questa CDC und Conformal CDC das Sign-off brach.
Warum das in Dollar zählt: 70 % der Respins werden durch Spec-Änderungen verursacht, nicht durch reine Logikfehler (Daten von Wilson / Siemens 2024). Ein Verifikations-Flow, der nur Logikfehler erkennt, deckt also eine Teilmenge ab. Die Klassen 2 bis 5 oben sind die Teilmenge, die nach wie vor Tape-outs sprengt, weil sie die Simulation umgeht und erst im Silizium sichtbar wird. Ein 5-nm-Respin kostet 10 Mio. $ an Masken plus eine Verzögerung von 3 bis 6 Monaten im Zeitplan. Bei einem 18-monatigen Produktzyklus kann eine Verzögerung von 6 Monaten die Hälfte des Lebenszeitumsatzes auslöschen.
Ihre realen Alternativen sind nicht theoretisch. Es sind die drei EDA-Giganten (bei denen Sie mit ziemlicher Sicherheit bereits zahlen), sechs gut finanzierte agentische KI-Startups, die Ihnen auf der DVCon und DAC ihre Lösungen verkaufen wollen, die Big-4-Systemintegratoren und die spezialisierten Formal-Beratungen. Wir haben kein Produkt, das wir gegen sie verkaufen. Wir helfen Ihnen, die richtige Kombination auszuwählen, zu integrieren und zu betreiben.
| Option | Was sie tatsächlich tun | Stärken | Ehrliche Lücken |
|---|---|---|---|
| Cadence JasperGold, Cerebrus AI Studio, ChipStack Super Agent |
Goldstandard-Formal-Engine. RL-gesteuerte digitale Multi-Block-Implementierung. Agentischer KI-Super-Agent im Februar 2026 angekündigt. | JasperGold ist das Referenz-Formal-Werkzeug. Tiefe Foundry-Integration. ~30 % des EDA-Markts. | Die historische JasperGold-Basispreisgestaltung (225 000 $ Basis + 45 000 $/Sitz) liegt für die meisten RISC-V-/KI-Beschleuniger-Startups in der Frühphase außer Reichweite. Cloud-first-agentische Funktionen erfüllen IP-sensible On-Prem-Anforderungen nicht. |
| Synopsys VC Formal, DSO.ai, AgentEngineer |
Agentischer L4-Workflow (AgentEngineer, März 2026), behauptete 2- bis 5-fache Produktivität. RL-basierte Design-Space-Exploration. 35-Mrd.-$-Ansys-Übernahme ergänzt Multiphysik. | Tiefste Kundenbasis. Jeder große Fabless hat bereits einen VC-Formal-Vertrag. AgentEngineer ist heute der glaubwürdigste agentische Stack eines Anbieters. | Maßgeschneiderte Flows mit klarer Haltung sind nicht ihr Geschäft. Sie werden Ihnen nicht raten, ein Open-Weight-Modell oder SymbiYosys zu verwenden. Kleine Buden bekommen templatierte Aufmerksamkeit. |
| Siemens EDA Questa Formal, Questa CDC, Catapult HLS |
Starke Questa-Formal- und CDC-Franchise. Veröffentlicht die Wilson-Studie. Tiefste Erfolgsbilanz im Automotive-Bereich nach ISO 26262. | Automotive-Qualifizierungs-Expertise. Gute CDC-/RDC-Story. Werkzeug-Qualifizierungspakete einsatzbereit. | Die agentische KI-Story hinkt Cadence und Synopsys hinterher. Geringerer Fokus auf das RISC-V-Ökosystem. |
| ChipAgents 74 Mio. $ insgesamt, Feb. 2026 |
Multi-Agenten-RTL-Design und -Verifikation. DVCon-2026-Demo einer Multi-Agenten-Root-Cause-Analyse ohne Mensch in der Schleife. | Stärkste reinrassige agentische Story. Matter Ventures (TSMC-gestützt), Bessemer, Micron, MediaTek, Ericsson im Cap Table. | Cloud-Plattform. Der Pfad für On-Prem-/Air-Gapped-Deployment ist für IP-sensible Kunden unklar. Die Integration in einen bestehenden Jenkins-/CI-Sign-off-Flow ist nach wie vor Eigenarbeit. |
| Normal Computing 85 Mio. $+ insgesamt, März 2026 |
Auto-Formalisierung: Das LLM übersetzt die Intention des Ingenieurs in formale Properties und beweist sie. Samsung Catalyst führte die letzte Runde an. ARIA-Scaling-Compute-Programm. | Engster Peer bei der These „LLM + formal". Behauptet, die Hälfte der Top-10-Halbleiter-Designfirmen nutze Normal EDA. Lieferte echtes Silizium (CN101). | Produkt, keine Beratung. Keine Passung, wenn Sie ein maßgeschneidertes Fine-Tuning auf Ihrem proprietären RTL-Korpus oder die Integration in einen Legacy-Flow benötigen, den Sie nicht herausreißen werden. |
| Axiomise Spezialisierte Formal-Beratung |
Die formalISA-App, ausgerollt über Ibex, CVA6, cheriot-ibex, 0riscy, cv32e40p, WARP-V. Fand 65+ Fehler in Ibex, darunter sechs Branch-Fehler in der Debug-Unit. | Die glaubwürdigste Erfolgsbilanz in der RISC-V-Formal-Verifikation der Branche. Echte, veröffentlichungsfähige Fehlerfunde. Tiefe ISA-Expertise. | Kleines Team. Nur formale Methoden; keine LLM-gestützte SVA-Generierung, keine On-Prem-LLM-Story, keine Integration in die agentische KI-Welle. |
| Big 4 / große SIs Accenture, Deloitte, Wipro, HCL |
Große VLSI-/Verifikations-Dienstleistungspraktiken. Personalkapazität auf Abruf. | Skalierung. Offshore-Lieferung. Bestehender MSA mit Ihrem Einkauf. | Body-Shop-Ökonomie. Eine KI-Verifikationsarchitektur mit klarer Haltung ist nicht ihr Geschäft. Der Partner, der Ihnen das Engagement verkauft hat, hat in seinem Leben noch nie eine SVA-Property geschrieben. |
| Veriprajna Anbieterneutraler Custom-Build |
Ein Open-Weight-Coder-LLM auf Ihrem RTL-Korpus feinabstimmen, es um die formale Engine legen, die Sie bereits besitzen, es in Ihr Jenkins/CI einbinden, Vakuitäts- und Coverage-Metriken hinzufügen. Alles auf Ihrer Hardware. | Kein Produkt, das wir pushen müssen. On-Prem / Air-Gapped standardmäßig. RISC-V, AXI4, RISC-V-Debug und die Ökonomie der formalen Coverage sind unsere Komfortzone. Ehrlich darüber, was formale Methoden können und was nicht. | Wir ersetzen Ihre formale Engine nicht. Wir liefern kein eigenes qualifiziertes ISO-26262-Werkzeug. Spec-Drift und organisatorischer Wandel sind Probleme, die Beratung nicht lösen kann; wir können nur darum herum entwerfen. |
Preis-, Finanzierungs- und Produktinformationen spiegeln öffentliche Angaben bis Anfang 2026 wider. Verifizieren Sie aktuelle Konditionen stets direkt bei jedem Anbieter.
Jedes Engagement ist maßgeschneidert. Dies sind die fünf Ausprägungen, nach denen die meisten Fabless-Kunden am Ende fragen, und die klaren Entscheidungen, die wir innerhalb jeder treffen.
Ein feinabgestimmtes Open-Weight-Coder-Modell (Qwen 2.5 Coder, DeepSeek Coder, Llama 3.3 oder Mistral Large), das auf Ihrem eigenen H100- oder H200-Cluster läuft und um die formale Engine gelegt ist, die Sie bereits besitzen. Kein RTL verlässt jemals Ihr Netzwerk.
Wofür wir greifen: vLLM für die Inferenz, LoRA-Adapter pro IP-Familie, damit die Basisgewichte geteilt bleiben, lokales RAG über Ihre Spezifikationsdokumente und vergangene Fehlerhistorie, eine schlanke Orchestrierungsschicht, die JasperGold, VC Formal, Questa Formal oder SymbiYosys über deren Tcl-/Python-APIs aufruft. Das LLM führt niemals den Solver aus. Es schreibt Properties und interpretiert Gegenbeispiele.
Warum dies keine gehostete API ist: weil Ihr RTL Kronjuwelen-IP ist und Ihr CISO keine Datenverarbeitungsvereinbarung mit einem letztes Jahr gegründeten US- oder EU-Startup unterzeichnet.
Vorgefertigte SystemVerilog-Assertion-Bibliotheken für AXI4-, AXI4-Lite-, APB-, AHB- und TileLink-Konformität, plus RISC-V-Pipeline-Hazard-Erkennung, Load-Store-Unit-Scoreboarding, Debug-Unit-Korrektheit und CSR-Zugriffsprüfung, abgestimmt auf Ihre kundenspezifische Extension-ISA.
Der Referenzpunkt: Axiomise fand mittels formaler Methoden 65+ Fehler im Ibex-Core, darunter sechs Branch-Fehler in der Debug-Unit, die die Simulation übersah. Formale Methoden funktionieren bei RISC-V. Der Engpass ist die Knappheit an Ingenieuren, die die Assertions schreiben können. Wir bauen die Bibliothek, damit Ihr Team es nicht muss.
Ehrlicher Vorbehalt: eine kuratierte Assertion-Bibliothek ist zuverlässiger als die LLM-Generierung von Grund auf, kann aber dennoch nicht die Abwesenheit jeder Fehlerklasse beweisen. Wir koppeln sie mit COI (Cone of Influence) und mutationsbasierter Coverage-Analyse.
Ihr DV-Lead bekommt seine Pitches von ChipAgents, Normal Computing, MooresLabAI, Silimate, Bronco AI und den hauseigenen agentischen Produkten von Cadence und Synopsys. Sechs Produkte, sechs verschiedene Behauptungen, null unabhängige Benchmarks auf Ihrem tatsächlichen RTL.
Was wir tun: ein strukturiertes vierwöchiges Bake-off auf Ihrer Codebasis unter NDA durchführen. Dieselbe Test-Suite, dasselbe Fehlerbudget, dieselben Coverage-Ziele. Ehrlicher Bericht, der Fehlerfindungsrate, False-Positive-Rate, Setup-Aufwand, Integrationsschuld und die Preiskonditionen vergleicht, die Ihnen jeder Anbieter tatsächlich angeboten hat.
Warum Käufer uns dies anvertrauen: wir verkaufen keines dieser Produkte weiter. Wenn die richtige Antwort lautet „bei JasperGold bleiben und eine schlanke LLM-Unterstützung ergänzen", dann sagen wir das.
Jeder Pull-Request, der RTL berührt, wird von einer Multi-Agenten-Pipeline überprüft, bevor ein Mensch hinschaut. Ein Agent lintet und prüft den Stil. Ein zweiter führt einen formalen Property-Satz aus, der aus den geänderten Dateien abgeleitet ist. Ein dritter prüft CDC- und RDC-Pfade. Ein vierter erzeugt eine menschenlesbare Zusammenfassung mit Gegenbeispiel-Traces dort, wo Properties fehlschlugen.
Klare Entscheidung: wir lassen die Agenten innerhalb Ihres bestehenden CI laufen (Jenkins, GitLab, BuildKite, was auch immer). Wir ersetzen Ihr CI nicht durch eine neue Plattform. Die Agenten sind Dienste, die die Pipeline aufruft. Wenn Sie uns feuern, behalten Sie die Pipeline.
Was wir zu bauen ablehnen: einen Agenten, der RTL ohne menschliches Review automatisch merged. Silizium ist kein Microservice. Sie können keinen Hotfix an einen Chip ausliefern.
Dies ist die eine Stelle, an der wir Reinforcement Learning für die Platzierung tatsächlich für einsatzwürdig halten. Die Platzhirsche (Cadence Cerebrus, Synopsys DSO.ai) sind auf monolithische 2D-SoCs abgestimmt. Die Chiplet-/UCIe-Welle hat eine neue Klasse von Floorplanning-Problemen eröffnet (Inter-Chiplet-Leitungslänge, thermisches Stacking, Bump-Pitch-Constraints), bei der die öffentlichen Werkzeuge unausgereift sind.
Was wir bauen: einen hybriden Simulated-Annealing- + RL-Floorplanner auf Basis von OpenROAD für die Chiplet-Partitionierungsphase, mit thermischen Constraints als erstklassigem Reward-Term. Gegen veröffentlichte ISPD-/ICCAD-Ergebnisse gebenchmarkt, bevor wir Ihr Design anfassen.
Wir benennen die AlphaChip-Kontroverse direkt. Igor Markovs Kritik von 2023 zeigte, dass Googles Circuit Training 32 Stunden brauchte, wo ein abgestimmtes Simulated-Annealing 12,5 Stunden und ein kommerzielles Cadence-Werkzeug 0,05 Stunden benötigte. Wir bewerben RL nicht als Ersatz für abgestimmtes SA bei gut verstandenen Problemen. Wir setzen es dort ein, wo der Design-Space wirklich neu ist und menschliche Intuition keine Priors hat, aus denen sie schöpfen kann.
Jedes Engagement beginnt mit einer zweiwöchigen Scoping-Phase an einem kleinen Block Ihres RTL, bevor wir irgendetwas Größeres anfassen. Wir gehen lieber in Woche zwei wieder, als Ihren Zeitplan an einer schlechten Passung zu verbrennen. Typische Taktung für einen vollständigen Build.
Ihre Spezifikation lesen, Ihren bestehenden Flow durchgehen, einen repräsentativen Block auswählen (oft ein Bus-Interface, einen Arbiter oder eine einzelne RISC-V-Pipeline-Stufe) und unser Baseline-Formal-Harness darauf laufen lassen. Ergebnis: ein schriftlicher Bericht mit den Fehlerklassen, die wir sehen, den Assertions, die wir bauen würden, und einer Kostenschätzung für das gesamte Engagement. Wenn die Antwort lautet „Sie sollten weitermachen wie bisher", dann sagen wir das und stellen nur die zwei Wochen in Rechnung.
On-Prem-LLM-Stack auf Ihrem Cluster bereitgestellt. Basismodell mit LoRA-Adaptern auf Ihrem RTL-Korpus feinabgestimmt. RAG über Ihre Spezifikationen und vergangene Fehlerdatenbank indiziert. Anbindungen an Ihre formale Engine, Ihr Jenkins/CI und Ihren Issue-Tracker. Wir instrumentieren von Tag eins an alles mit Proof-Coverage-, Vakuitäts- und Bounded-Depth-Metriken.
Wir portieren oder schreiben die SVA-Bibliothek (Protokollkonformität, Pipeline, CDC) für Ihre wichtigsten 3 bis 5 IP-Blöcke. Wir führen die formale Regression durch. Wir triagieren Funde gemeinsam mit Ihrem DV-Lead. Ihr Team besitzt bis zum Ende der Phase jede Assertion. Keine Black Boxes.
Ihre Ingenieure führen den Flow zwei volle Sprints lang aus, während wir zusehen. Wir dokumentieren jede klare Entscheidung, die wir getroffen haben, damit die nächste Person verstehen kann, warum. Wir treten ab. Optionaler Retainer für Regressions-Tuning, falls Sie das bevorzugen.
Zeitpläne sind ehrliche Spannen, keine Verkaufszahlen. Ein 2-stufiger Pipeline-Block lässt sich in drei Wochen erledigen. Ein vollständiger RISC-V-Core mit kundenspezifischen Erweiterungen läuft eher auf fünf Monate hinaus. Wir sagen das von vornherein und drücken nicht, um einen künstlichen Termin zu treffen.
Drei Eingaben. Er nennt Ihnen das Maskenkosten-Risiko, die erwartete Zeitplanverzögerung und den Umsatz, der bei einem Silizium-Respin in Ihrem Node auf dem Spiel steht. Die Zahlen stammen aus der Studie 2024 der Wilson Research Group / Siemens, aktuellen SemiAnalysis-Maskenkostendaten und typischen 18-monatigen Produktzyklen. Nutzen Sie ihn in Ihrem nächsten Tape-out-Readiness-Review. Das Ergebnis empfiehlt konkrete Maßnahmen, die Sie ergreifen können, ohne uns zu engagieren.
Maskenkosten-Risiko
pro Respin, ein Layer-Satz
Zeitplanverzögerung
typische Spanne
Umsatz auf dem Spiel
durch verpasstes Marktfenster
Empfohlene Maßnahmen (in Reihenfolge)
Die Maskensatz-Kostenspannen stammen von SemiAnalysis und öffentlichen TSMC-/Samsung-Angaben. Die Basisrate des First-Silicon-Erfolgs (14 %) stammt aus dem Functional Verification Trend Report 2024 der Wilson Research Group / Siemens. Die Umsatzwirkung geht von einem 18-monatigen Produktzyklus aus, in dem eine 6-monatige Verzögerung rund 50 % des Lebenszeitumsatzes aufzehrt.
Dies sind echte Fragen von Fabless- und RISC-V-Kunden. Jede Antwort fügt Tiefe hinzu, die in den obigen Abschnitten nicht behandelt wird.
Nein. Jede Deployment-Architektur, die wir ausliefern, läuft auf Ihrer Hardware. Feinabgestimmte Modellgewichte liegen auf Ihrem Cluster. LoRA-Adapter mit Ihrem IP-spezifischen Tuning liegen hinter Ihrer Firewall. Die vLLM-Inferenz läuft auf Ihren GPUs. RAG indiziert Ihre Spezifikationsdokumente aus Ihrem eigenen Dokumentenspeicher. Unsere Ingenieure greifen über Ihr Standard-VPN und SSO mit Audit-Logging auf die Umgebung zu. Für Kunden aus Verteidigung, Luft- und Raumfahrt und SCIF liefern wir den gesamten Stack auf signierten Offline-Update-Bundles und benötigen keine ausgehende Verbindung aus der Umgebung. Die eine Ausnahme ist der initiale Download des Basismodells, der auf einem nicht klassifizierten System erfolgt und anschließend eingespielt wird. Wenn Sie einen strengeren Air Gap als diesen benötigen, haben wir das bereits umgesetzt.
Vakuität ist der Fehlermodus, der uns am meisten beunruhigt, und sie ist der Grund, warum jeder formale Flow, den wir ausliefern, eine dreischichtige Prüfung durchführt. Erstens die native Vakuitätsprüfung der formalen Engine (JasperGold und VC Formal haben beide eine; SymbiYosys benötigt einen Wrapper, den wir bereitstellen). Zweitens eine mutationsbasierte Plausibilitätsprüfung, bei der wir einen Fehler ins Design injizieren und bestätigen, dass die Assertion auslöst. Eine Assertion, die die Vakuitätsprüfung besteht, aber injizierte Fehler nicht fängt, bringt Ihnen nichts. Drittens ein COI-Bericht (Cone of Influence), der genau zeigt, welche Signale jede Property erreicht. Hat eine Property einen leeren COI, ist sie toter Code, und wir löschen sie. Das sind dieselben Metriken, über die Siemens seit 2017 in Verification Horizons publiziert, und wir behandeln sie als Mindeststandard.
Nicht direkt für das Sign-off, und wir werden nicht so tun, als wäre es anders. ISO 26262 verlangt eine Werkzeugqualifizierung (TCL2 oder TCL3, je nachdem, wie Sie das Werkzeug verwenden) mit einem dokumentierten Qualifizierungspaket. Synopsys, Cadence und Siemens liefern alle qualifizierte Flows; ein kundenspezifisches LLM-gestütztes Werkzeug steht nicht auf dieser Liste. Was wir für Automotive-Kunden bauen, ist eine KI-Unterstützungsschicht, die neben dem qualifizierten Werkzeug läuft, nicht an dessen Stelle. Das qualifizierte Werkzeug liefert weiterhin den Sign-off-Nachweis. Unsere Schicht beschleunigt das Verfassen von Assertions, prüft Properties auf Vakuität und markiert CDC-Pfade zur menschlichen Inspektion. Die Qualifizierungskette Ihres sign-off-fähigen Werkzeugs bleibt unangetastet. ASIL-D-Kunden sollten zudem ein dokumentiertes Unabhängigkeits-Review zwischen der Unterstützungsschicht und der qualifizierten Verifikation einplanen, das wir gemeinsam mit Ihnen strukturieren.
Vielleicht tun Sie das. Beide sind gut finanziert, technisch glaubwürdig und haben echte Kunden. Der Grund, warum Teams nach deren Evaluierung zu uns kommen, ist meist einer von drei Dingen. Erstens hat das Cloud-Deployment-Modell ihr Security-Review nicht bestanden (häufig). Zweitens benötigten sie ein Fine-Tuning auf einer proprietären Custom-Extension-ISA, das das Produktteam nicht priorisieren konnte. Drittens wollten sie eine kundenspezifische Integration in einen bestehenden Jenkins-/Regressions-/Sign-off-Flow, die das Produktteam ohne ein sechsstelliges Professional-Services-Engagement nicht unterstützen kann. Trifft nichts davon auf Sie zu, ist das Produkt wahrscheinlich die richtige Antwort, und wir sagen das. Trifft es zu, bauen wir die kundenspezifische Schicht und hinterlassen Ihnen ein System, das Ihre eigenen Ingenieure warten können. Bei Piloten empfehlen wir, alle drei Optionen vier Wochen lang auf dasselbe RTL anzusetzen. Das Bake-off ist günstig im Vergleich zu einer falschen Wette.
Wir halten Igor Markovs Kritik bei den konkreten Zahlen für technisch korrekt. Googles Circuit Training mit 32 Stunden gegenüber abgestimmtem Simulated Annealing mit 12,5 Stunden und einem kommerziellen Cadence-Werkzeug mit 0,05 Stunden ist keine Geschichte davon, dass RL die Platzierung für Mainstream-SoCs gewinnt. Das bedeutet nicht, dass RL für Silizium nutzlos ist. Es bedeutet, dass die Einordnung von 2020 falsch war. Die Stellen, an denen RL-Platzierung heute unserer Meinung nach ihre Rechenleistung verdient, sind Chiplet- und 3D-IC-Floorplanning, wo der Design-Space wirklich neu ist, thermisch-bewusstes Analog-Layout, wo bestehende Werkzeuge schwach sind, und Transfer-Learning über eng verwandte RISC-V-IP-Familien hinweg, wo ein Agent, der auf Ihrer vorherigen Generation trainiert wurde, Ihnen einen Warm-Start verschafft. Wir bewerben RL-Platzierung nicht gegen DSO.ai oder Cerebrus auf einem monolithischen digitalen SoC bei 5 nm. Das ist ein Kampf, den wir verlieren würden und für den Sie zahlen würden.
Ehrlich gesagt ist dies das schwierigste Problem in der Verifikation, und kein KI-Werkzeug löst es sauber. Was wir tun, ist, die Spezifikation als erstklassigen Input des Verifikations-Flows zu behandeln. Das LLM beobachtet das Spec-Repo (Confluence, Google Docs, Git, was auch immer Sie nutzen) und markiert Properties, deren zugrunde liegende Annahme sich geändert hat. Wenn ein Reviewer einen Abschnitt der Spezifikation als überarbeitet markiert, werden die abhängigen Properties automatisch erneut ausgeführt, und der Delta-Bericht geht an den DV-Lead, bevor die nächste Regression abschließt. Das beseitigt den Spec-Drift nicht. Nichts tut das. Es macht den Drift in Stunden statt im Silizium sichtbar. Der mit Abstand größte Gewinn, den wir hier sehen, ist, „die Spec hat sich vor zwei Sprints geändert, und niemand hat die betroffenen formalen Properties erneut ausgeführt" zu fangen, bevor es sich durch die Hierarchie fortpflanzt.
Nein. JasperGold ist die beste kommerzielle formale Engine, und wir verwenden sie, wenn der Kunde sie bereits besitzt. Was wir hinzufügen, ist die LLM-Unterstützungsschicht darüber (Assertion-Generierung, Gegenbeispiel-Interpretation, Vakuitäts-Plausibilitätsprüfungen) und eine CI-Integration, die sich die meisten Teams nicht die Zeit genommen haben, sauber aufzubauen. Die Rendite Ihrer bestehenden JasperGold-Investition steigt, nicht sinkt sie. Wenn Sie JasperGold nicht besitzen und die Basis- + Pro-Sitz-Preisgestaltung nicht rechtfertigen können, empfehlen wir in der Regel einen Hybrid aus Questa Formal (günstiger pro Sitz) für die Massen-Regression und SymbiYosys (Open Source) für das automatisierte Property-Debugging. Wir haben diesen Stack an RISC-V-IP-Startups ausgeliefert, bei denen ein JasperGold-Kauf keine Option war.
Wir haben nützliche Flows für ein 6-köpfiges RISC-V-IP-Startup gebaut, und wir haben für ein 400-köpfiges KI-Beschleuniger-Unternehmen gebaut. Die Untergrenze ist die Anwesenheit mindestens eines Ingenieurs, der sich beim Lesen von SVA und beim Interpretieren eines formalen Gegenbeispiel-Traces wohlfühlt. Wenn niemand im Team eine SVA-Property lesen kann, wird kein LLM-gestützter Flow diese Lücke schließen, und Sie sollten diese Fähigkeit einstellen oder zukaufen, bevor Sie uns oder sonst jemanden engagieren. Über diese Basislinie hinaus skaliert das Engagement mit dem Umfang des RTL im Scope. Ein einzelner Bus-Interface-Block ist ein Sechs-Wochen-Job. Ein vollständiger RISC-V-Core mit kundenspezifischen Erweiterungen und einer Interconnect-Fabric dauert vier bis sechs Monate.
Die interaktiven Whitepapers, die diese Seite untermauern. Jedes ist die tiefere technische Aufbereitung einer einzelnen These, geschrieben für den DV-Lead, der die Mathematik, die Quellen und die klaren Entscheidungen sehen will, die wir getroffen haben.
Die „Formal-Sandwich"-Architektur, LLM-generierte SVA mit SMT-basiertem Beweis, gegenbeispielgeführte Verfeinerung, und warum neuro-symbolic bei Hardware Wrapper-Copilots schlägt. Unser Ankerpapier zu LLM + formaler Verifikation für das Fabless-Halbleiterdesign.
Die ehrliche Version der RL-für-Platzierung-Geschichte. Wo Reinforcement Learning seine Rechenleistung verdient (Chiplets, 3D-IC, Analog, Transfer-Learning) und wo Simulated Annealing und kommerzielle Werkzeuge weiterhin gewinnen. Enthält unsere direkte Lesart der AlphaChip-/Markov-Kontroverse.
On-Prem-LLM- + formale-Engine-Integration, RISC-V-Assertion-Bibliotheken und anbieterneutrale Werkzeugauswahl für Fabless-Teams von 7 nm bis 2 nm.
Zweiwöchiges bezahltes Scoping an einem Block Ihres RTL vor jeder größeren Verpflichtung. Wenn wir keinen Wert sehen, sagen wir das und stellen nur die Scoping-Phase in Rechnung.