Costruiamo pipeline di verifica su misura che avvolgono LLM open-weight messi a punto attorno al tuo motore formale esistente (JasperGold, VC Formal, Questa Formal o SymbiYosys) e funzionano interamente sul tuo hardware. Nessun RTL lascia la tua rete. Nessun vendor lock-in. Abbiamo opinioni precise sulle asserzioni SystemVerilog, siamo onesti su ciò che il formale può e non può dimostrare, e padroneggiamo RISC-V, AXI4 e l'economia del tape-out a 3nm.
14%
successo al primo silicio
Wilson / Siemens 2024
10–40 milioni di $
set di maschere, da 5nm a 3nm
SemiAnalysis 2024
70%
respin causati da deriva delle specifiche
Wilson / Siemens 2024
Lo studio sulla verifica funzionale del Wilson Research Group / Siemens EDA del 2024 ha fissato il successo al primo silicio al 14%, il numero più basso in vent'anni di rilevazioni. Nel 2020 era il 32%. La causa non è l'ingegneria pigra. È la complessità che supera gli strumenti di verifica, una specifica che muta più velocemente del testbench e una nuova classe di guasti che gli LLM generalisti introducono nell'RTL. Vediamo cinque modalità di allucinazione nel codice HDL che il settore non ha ancora nominato in modo chiaro.
Codice che non compila. Intercettato in pochi secondi da Verilator, Icarus o dal front-end di sintesi. Questa è la classe che il settore sa già come gestire.
Gli LLM addestrati su Python e C scrivono Verilog come se le istruzioni venissero eseguite in sequenza. Usano assegnazioni blocking (=) all'interno di blocchi always_ff sincronizzati a clock dove sono richieste assegnazioni non-blocking (<=). Il simulatore potrebbe pianificare gli eventi in un ordine che maschera la race condition. La sintesi produce logica diversa. Il silicio va in deadlock.
Il codice compila e supera il 90% dei test diretti. Poi asserisce WVALID prima di AWREADY, o tiene VALID alto mentre cambia i dati, o viola una sotto-clausola sepolta a pagina 84 della specifica AMBA. Il chip funziona sul banco di prova interno e si blocca nel momento in cui viene collegato a un controller di memoria di terze parti. Intercettiamo questo con librerie SVA pre-verificate per ciascun protocollo, non con più cicli di simulazione.
L'LLM genera una proprietà SVA. Il motore formale la dimostra. Tu rilasci. La proprietà era banalmente vera perché l'antecedente non si attiva mai. Questo è peggio dell'assenza di verifica, perché hai un certificato che dice "dimostrato" su un design difettoso. Qualsiasi flusso formale che non esegue controlli di vacuità è teatro. Siemens lo segnala dal 2017 e il settore continua a rilasciare strumenti che ne sono privi.
Gli LLM vedono i nomi dei segnali, non i domini di clock. Collegano un segnale del dominio CPU a 2 GHz direttamente a un flop del dominio periferico a 400 MHz, saltano il sincronizzatore a doppio flop, e la simulazione non riesce a intercettarlo perché la sim RTL non modella la metastabilità. Accellera ha aperto uno standard di interoperabilità CDC/RDC/Glitch nel 2024 proprio perché la frammentazione tra SpyGlass, Questa CDC e Conformal CDC stava compromettendo il sign-off.
Perché questo conta in termini di dollari: Il 70% dei respin è causato da modifiche alle specifiche, non da puri bug logici (dati Wilson / Siemens 2024). Quindi un flusso di verifica che intercetta solo i bug logici affronta un sottoinsieme. Le classi da 2 a 5 sopra sono il sottoinsieme che continua a far saltare i tape-out, perché aggirano la simulazione e si manifestano solo nel silicio. Un respin a 5nm costa 10 milioni di $ in maschere più uno slittamento di programma da 3 a 6 mesi. Su un ciclo di prodotto di 18 mesi, uno slittamento di 6 mesi può cancellare metà del fatturato sull'intero ciclo di vita.
Le tue vere alternative non sono teoriche. Sono i tre giganti EDA (che quasi certamente paghi già), sei startup di AI agentica ben finanziate che ti corteggiano al DVCon e al DAC, i system integrator delle Big 4 e le società di consulenza specializzate in metodi formali. Non abbiamo alcun prodotto da venderti contro di loro. Ti aiutiamo a scegliere, integrare e gestire la giusta combinazione.
| Opzione | Cosa fanno davvero | Punti di forza | Lacune oneste |
|---|---|---|---|
| Cadence JasperGold, Cerebrus AI Studio, ChipStack Super Agent |
Motore formale di riferimento. Implementazione digitale multi-blocco guidata da RL. Super agent di AI agentica annunciato a febbraio 2026. | JasperGold è lo strumento formale di riferimento. Profonda integrazione con le fonderie. ~30% del mercato EDA. | Lo storico prezzo base di JasperGold (225K $ base + 45K $/postazione) è fuori portata per la maggior parte delle startup RISC-V / acceleratori AI in fase iniziale. Le funzionalità agentiche cloud-first non soddisfano i requisiti on-prem sensibili alla proprietà intellettuale. |
| Synopsys VC Formal, DSO.ai, AgentEngineer |
Flusso agentico L4 (AgentEngineer, marzo 2026), produttività dichiarata da 2 a 5 volte superiore. Esplorazione dello spazio di progetto basata su RL. L'acquisizione di Ansys da 35 miliardi di $ aggiunge la multifisica. | Base clienti più ampia. Ogni grande azienda fabless ha già un contratto VC Formal. AgentEngineer è oggi lo stack agentico fornitore più credibile. | I flussi su misura con opinioni precise non sono il loro business. Non ti diranno di usare un modello open-weight o SymbiYosys. Le piccole realtà ricevono un'attenzione standardizzata. |
| Siemens EDA Questa Formal, Questa CDC, Catapult HLS |
Forte franchise formale e CDC con Questa. Pubblica lo studio Wilson. Il più solido track record automotive ISO 26262. | Competenza nella qualificazione automotive. Buona storia su CDC / RDC. Pacchetti di qualificazione degli strumenti pronti. | La storia sull'AI agentica è in ritardo rispetto a Cadence e Synopsys. Minore focus sull'ecosistema RISC-V. |
| ChipAgents 74 milioni di $ totali, febbraio 2026 |
Design e verifica RTL multi-agente. Demo al DVCon 2026 di analisi multi-agente della causa radice senza intervento umano. | La storia agentica pure-play più solida. Matter Ventures (sostenuta da TSMC), Bessemer, Micron, MediaTek, Ericsson nella cap table. | Piattaforma cloud. Il percorso di deployment on-prem / air-gapped non è chiaro per i clienti sensibili alla proprietà intellettuale. L'integrazione in un flusso di sign-off Jenkins/CI esistente è ancora fai-da-te. |
| Normal Computing 85+ milioni di $ totali, marzo 2026 |
Auto-formalizzazione: l'LLM traduce l'intento dell'ingegnere in proprietà formali e le dimostra. Samsung Catalyst ha guidato l'ultimo round. Programma ARIA Scaling Compute. | Il concorrente più vicino sulla tesi LLM + formale. Afferma che metà delle prime 10 aziende di progettazione di semiconduttori usa Normal EDA. Ha consegnato silicio reale (CN101). | Prodotto, non consulenza. Non adatto se hai bisogno di fine-tuning su misura sul tuo corpus RTL proprietario o di integrazione in un flusso legacy che non intendi smantellare. |
| Axiomise Consulenza specializzata in metodi formali |
App formalISA distribuita su Ibex, CVA6, cheriot-ibex, 0riscy, cv32e40p, WARP-V. Ha trovato oltre 65 bug in Ibex, inclusi sei bug di branch nella debug-unit. | Il track record più credibile del settore nella verifica formale RISC-V. Bug reali e pubblicabili. Profonda competenza ISA. | Team piccolo. Solo metodi formali; nessuna generazione SVA assistita da LLM, nessuna storia LLM on-prem, nessuna integrazione con l'ondata dell'AI agentica. |
| Big 4 / grandi SI Accenture, Deloitte, Wipro, HCL |
Grandi practice di servizi VLSI / verifica. Personale disponibile. | Scala. Delivery offshore. MSA esistente con il tuo procurement. | Economia da body-shop. L'architettura di verifica AI con opinioni precise non è il loro business. Il partner che ti ha venduto l'incarico non ha mai scritto una proprietà SVA in vita sua. |
| Veriprajna Build su misura neutrale rispetto ai fornitori |
Mettiamo a punto un LLM coder open-weight sul tuo corpus RTL, lo avvolgiamo attorno a qualunque motore formale tu già possieda, lo colleghiamo al tuo Jenkins/CI, aggiungiamo metriche di vacuità e copertura. Tutto sul tuo hardware. | Nessun prodotto da spingere. On-prem / air-gapped per impostazione predefinita. RISC-V, AXI4, debug RISC-V e l'economia della copertura formale sono il nostro terreno di gioco. Onesti su ciò che il formale può e non può fare. | Non sostituiamo il tuo motore formale. Non rilasciamo uno strumento qualificato ISO 26262 di nostra proprietà. La deriva delle specifiche e il cambiamento organizzativo sono problemi che la consulenza non può risolvere; possiamo solo progettare aggirandoli. |
Le informazioni su prezzi, finanziamenti e prodotti riflettono le divulgazioni pubbliche fino all'inizio del 2026. Verifica sempre i termini correnti direttamente con ciascun fornitore.
Ogni incarico è su misura. Queste sono le cinque forme che la maggior parte dei clienti fabless finisce per richiedere, e le scelte con opinioni precise che facciamo all'interno di ciascuna.
Un modello coder open-weight messo a punto (Qwen 2.5 Coder, DeepSeek Coder, Llama 3.3 o Mistral Large) in esecuzione sul tuo cluster H100 o H200, avvolto attorno a qualunque motore formale tu già possieda. Nessun RTL lascia mai la tua rete.
A cosa ricorriamo: vLLM per l'inferenza, adattatori LoRA per famiglia IP in modo che i pesi base restino condivisi, RAG locale sui tuoi documenti di specifica e sullo storico dei bug passati, un sottile strato di orchestrazione che richiama JasperGold, VC Formal, Questa Formal o SymbiYosys tramite le loro API Tcl/Python. L'LLM non esegue mai il solver. Scrive le proprietà e interpreta i contro-esempi.
Perché non un'API ospitata: perché il tuo RTL è proprietà intellettuale di valore inestimabile e il tuo CISO non firmerà un accordo sul trattamento dei dati con una startup statunitense o europea fondata l'anno scorso.
Librerie di asserzioni SystemVerilog pre-costruite per la conformità AXI4, AXI4-Lite, APB, AHB e TileLink, più rilevamento dei conflitti di pipeline RISC-V, scoreboarding della Load-Store Unit, correttezza della debug unit e verifica degli accessi CSR, calibrate sulla tua ISA con estensioni personalizzate.
Il punto di riferimento: Axiomise ha trovato oltre 65 bug nel core Ibex tramite metodi formali, inclusi sei bug di branch nella debug-unit che la simulazione aveva mancato. Il formale funziona su RISC-V. Il collo di bottiglia è la scarsità di ingegneri capaci di scrivere le asserzioni. Costruiamo la libreria così il tuo team non deve farlo.
Avvertenza onesta: una libreria di asserzioni curata è più affidabile della generazione LLM da zero, ma non può comunque dimostrare l'assenza di ogni classe di bug. La accoppiamo con analisi di copertura basata su COI (cone of influence) e mutazioni.
Il tuo responsabile DV viene corteggiato da ChipAgents, Normal Computing, MooresLabAI, Silimate, Bronco AI e dai prodotti agentici interni di Cadence e Synopsys. Sei prodotti, sei affermazioni diverse, zero benchmark indipendenti sul tuo RTL reale.
Cosa facciamo: eseguiamo un confronto strutturato di quattro settimane sulla tua codebase sotto NDA. Stessa suite di test, stesso budget di bug, stessi obiettivi di copertura. Un report onesto che confronta tasso di individuazione dei bug, tasso di falsi positivi, sforzo di setup, debito di integrazione e i termini di prezzo che ciascun fornitore ti ha effettivamente proposto.
Perché i buyer si fidano di noi su questo: non rivendiamo nessuno di questi prodotti. Se la risposta giusta è "resta con JasperGold e aggiungi un sottile assistente LLM", lo diremo.
Ogni pull request che tocca l'RTL viene esaminata da una pipeline multi-agente prima che un essere umano la guardi. Un agente fa il lint e controlla lo stile. Un secondo esegue un set di proprietà formali derivato dai file modificati. Un terzo controlla i percorsi CDC e RDC. Un quarto genera un riepilogo leggibile dagli esseri umani con tracce di contro-esempio dove le proprietà sono fallite.
Scelta con opinioni precise: eseguiamo gli agenti all'interno del tuo CI esistente (Jenkins, GitLab, BuildKite, qualunque sia). Non sostituiamo il tuo CI con una nuova piattaforma. Gli agenti sono servizi che la pipeline richiama. Quando ci licenzi, conservi la pipeline.
Cosa ci rifiutiamo di costruire: un agente che fa auto-merge dell'RTL senza una revisione umana. Il silicio non è un microservizio. Non puoi rilasciare un hotfix a un chip.
Questo è l'unico ambito in cui pensiamo che il reinforcement learning per il placement valga davvero la pena di essere distribuito. Gli operatori storici (Cadence Cerebrus, Synopsys DSO.ai) sono calibrati per SoC 2D monolitici. L'ondata chiplet / UCIe ha aperto una nuova classe di problemi di floorplanning (lunghezza dei collegamenti tra chiplet, stacking termico, vincoli di passo dei bump) dove gli strumenti pubblici sono immaturi.
Cosa costruiamo: un floorplanner ibrido simulated-annealing + RL su OpenROAD per la fase di partizionamento dei chiplet, con i vincoli termici come termine di ricompensa di prima classe. Sottoposto a benchmark rispetto ai risultati ISPD / ICCAD pubblicati prima di toccare il tuo design.
Riconosciamo la controversia su AlphaChip in modo diretto. La critica di Igor Markov del 2023 ha mostrato che Google Circuit Training impiegava 32 ore dove un simulated annealing calibrato impiegava 12,5 ore e uno strumento commerciale Cadence impiegava 0,05 ore. Non proponiamo l'RL come sostituto di un SA calibrato su problemi ben compresi. Lo usiamo dove lo spazio di progetto è genuinamente nuovo e l'intuizione umana non ha precedenti da cui attingere.
Ogni incarico inizia con una fase di scoping di due settimane su un piccolo blocco del tuo RTL prima di toccare qualcosa di più grande. Preferiamo ritirarci alla seconda settimana piuttosto che bruciare il tuo programma su un'incompatibilità. Cadenza tipica per un build completo.
Leggiamo le tue specifiche, esaminiamo il tuo flusso esistente, scegliamo un blocco rappresentativo (spesso un'interfaccia bus, un arbitro o un singolo stadio di pipeline RISC-V) ed eseguiamo su di esso il nostro banco di prova formale di base. Output: un report scritto con le classi di bug che individuiamo, le asserzioni che costruiremmo e una stima dei costi per l'intero incarico. Se la risposta è "dovresti continuare a fare ciò che stai facendo", lo diciamo e fatturiamo solo le due settimane.
Stack LLM on-prem distribuito sul tuo cluster. Modello base messo a punto con adattatori LoRA sul tuo corpus RTL. RAG indicizzato sulle tue specifiche e sul database dei bug passati. Collegamenti al tuo motore formale, al tuo Jenkins/CI e al tuo issue tracker. Strumentiamo tutto con metriche di copertura delle prove, vacuità e profondità limitata fin dal primo giorno.
Portiamo o scriviamo la libreria SVA (conformità di protocollo, pipeline, CDC) per i tuoi 3-5 principali blocchi IP. Eseguiamo la regressione formale. Esaminiamo i risultati con il tuo responsabile DV. Il tuo team possiede ogni asserzione entro la fine della fase. Nessuna scatola nera.
I tuoi ingegneri eseguono il flusso per due sprint completi con noi a osservare. Documentiamo ogni scelta con opinioni precise che abbiamo fatto, così che la persona successiva possa capire il perché. Usciamo. Retainer opzionale per la calibrazione della regressione se preferisci.
Le tempistiche sono intervalli onesti, non numeri di vendita. Un blocco di pipeline a 2 stadi può essere completato in tre settimane. Un core RISC-V completo con estensioni personalizzate si avvicina ai cinque mesi. Lo diciamo apertamente fin dall'inizio e non comprimiamo per rispettare una data artificiale.
Tre input. Ti dice l'esposizione al costo delle maschere, lo slittamento di programma atteso e il fatturato a rischio su un singolo respin del silicio al tuo nodo. I numeri provengono dallo studio Wilson Research Group / Siemens del 2024, dai recenti dati sui costi delle maschere di SemiAnalysis e dai tipici cicli di prodotto di 18 mesi. Usalo nella tua prossima revisione di prontezza al tape-out. Il risultato raccomanda azioni specifiche che puoi intraprendere senza assumerci.
Esposizione al costo delle maschere
per respin, un set di layer
Slittamento di programma
intervallo tipico
Fatturato a rischio
da finestra di mercato mancata
Azioni raccomandate (in ordine)
I costi dei set di maschere derivano da SemiAnalysis e dalle divulgazioni pubbliche di TSMC / Samsung. Il tasso base di successo al primo silicio (14%) proviene dal Wilson Research Group / Siemens Functional Verification Trend Report del 2024. L'impatto sul fatturato presuppone un ciclo di prodotto di 18 mesi in cui uno slittamento di 6 mesi erode circa il 50% del fatturato sull'intero ciclo di vita.
Queste sono domande reali di clienti fabless e RISC-V. Ciascuna risposta aggiunge profondità non coperta nelle sezioni precedenti.
No. Ogni architettura di deployment che rilasciamo funziona sul tuo hardware. I pesi del modello messo a punto risiedono sul tuo cluster. Gli adattatori LoRA con la tua calibrazione specifica per l'IP risiedono dietro il tuo firewall. L'inferenza vLLM gira sulle tue GPU. Il RAG indicizza i tuoi documenti di specifica dal tuo archivio documenti. I nostri ingegneri accedono all'ambiente tramite la tua VPN standard e l'SSO con audit logging. Per i clienti del settore difesa, aerospaziale e SCIF rilasciamo l'intero stack su bundle di aggiornamento offline firmati e non richiediamo alcuna connessione in uscita dall'ambiente. L'unica eccezione è il download iniziale del modello base, che viene effettuato su un sistema non classificato e poi trasferito dentro. Se hai bisogno di un air gap più rigoroso di così, lo abbiamo già fatto.
La vacuità è la modalità di guasto che ci preoccupa di più, ed è il motivo per cui ogni flusso formale che rilasciamo esegue un controllo a tre strati. Primo, il controllo di vacuità nativo del motore formale (JasperGold e VC Formal ne hanno entrambi uno; SymbiYosys necessita di un wrapper che forniamo noi). Secondo, un controllo di integrità basato su mutazioni in cui iniettiamo un bug nel design e confermiamo che l'asserzione si attivi. Un'asserzione che supera la vacuità ma non intercetta i bug iniettati non ti porta nulla. Terzo, un report COI (cone of influence) che mostra esattamente quali segnali raggiunge ciascuna proprietà. Se una proprietà ha un COI vuoto è codice morto e lo eliminiamo. Queste sono le stesse metriche che Siemens pubblica su Verification Horizons dal 2017 e le trattiamo come requisiti minimi imprescindibili.
Non direttamente per il sign-off, e non fingeremo il contrario. La ISO 26262 richiede la qualificazione dello strumento (TCL2 o TCL3 a seconda di come usi lo strumento) con un pacchetto di qualificazione documentato. Synopsys, Cadence e Siemens rilasciano tutti flussi qualificati; uno strumento personalizzato assistito da LLM non è in quell'elenco. Ciò che costruiamo per i clienti automotive è uno strato di assistenza AI che gira accanto allo strumento qualificato, non al suo posto. Lo strumento qualificato produce comunque le evidenze per il sign-off. Il nostro strato accelera la stesura delle asserzioni, esamina le proprietà per la vacuità e segnala i percorsi CDC per l'ispezione umana. La catena di qualificazione sul tuo strumento già sottoposto a sign-off resta intatta. I clienti ASIL D dovrebbero anche pianificare una revisione di indipendenza documentata tra lo strato di assistenza e la verifica qualificata, che ti aiutiamo a strutturare.
Potresti. Entrambi sono ben finanziati, tecnicamente credibili e hanno clienti reali. Il motivo per cui i team vengono da noi dopo averli valutati è di solito una di tre cose. Primo, il modello di deployment cloud non ha superato la loro revisione di sicurezza (comune). Secondo, avevano bisogno di fine-tuning su una ISA proprietaria con estensioni personalizzate che il team di prodotto non poteva prioritizzare. Terzo, volevano un'integrazione su misura in un flusso esistente di Jenkins / regressione / sign-off che il team di prodotto non può supportare senza un incarico di servizi professionali a sei cifre. Se nessuno di questi casi si applica a te, il prodotto è probabilmente la risposta giusta e lo diremo. Se si applicano, costruiamo lo strato su misura e ti lasciamo un sistema che i tuoi ingegneri possono mantenere. Sui pilot, raccomandiamo di mettere tutte e tre le opzioni sullo stesso RTL per quattro settimane. Il confronto è economico rispetto a una scommessa sbagliata.
Pensiamo che la critica di Igor Markov fosse tecnicamente corretta sui numeri specifici. Google Circuit Training a 32 ore contro un simulated annealing calibrato a 12,5 ore e uno strumento commerciale Cadence a 0,05 ore non è una storia di vittoria dell'RL nel placement per i SoC mainstream. Questo non significa che l'RL sia inutile per il silicio. Significa che l'inquadramento del 2020 era sbagliato. Gli ambiti in cui pensiamo che il placement RL guadagni oggi la sua potenza di calcolo sono il floorplanning chiplet e 3D-IC dove lo spazio di progetto è genuinamente nuovo, il layout analogico consapevole del calore dove gli strumenti esistenti sono deboli, e il transfer learning tra famiglie IP RISC-V strettamente correlate dove un agente addestrato sulla tua generazione precedente ti dà un avvio facilitato. Non proponiamo il placement RL contro DSO.ai o Cerebrus su un SoC digitale monolitico a 5nm. È una battaglia che perderemmo e che pagheresti tu.
Onestamente, questo è il problema più difficile nella verifica e nessuno strumento AI lo risolve in modo pulito. Ciò che facciamo è trattare la specifica come un input di prima classe nel flusso di verifica. L'LLM osserva il repository delle specifiche (Confluence, Google Docs, Git, qualunque tu usi) e segnala le proprietà la cui ipotesi sottostante è cambiata. Quando un revisore contrassegna una sezione della specifica come revisionata, le proprietà dipendenti vengono rieseguite automaticamente e il report delta arriva al responsabile DV prima che la regressione successiva si chiuda. Questo non elimina la deriva delle specifiche. Niente la elimina. Rende la deriva visibile in poche ore invece che nel silicio. Il singolo vantaggio più grande che vediamo su questo è intercettare "la specifica è cambiata due sprint fa e nessuno ha rieseguito le proprietà formali interessate" prima che si propaghi attraverso la gerarchia.
No. JasperGold è il miglior motore formale commerciale e lo usiamo quando il cliente lo possiede già. Ciò che aggiungiamo è lo strato di assistenza LLM sopra di esso (generazione di asserzioni, interpretazione dei contro-esempi, controlli di integrità della vacuità) e un'integrazione CI che la maggior parte dei team non si è presa il tempo di costruire in modo pulito. Il ritorno sul tuo investimento esistente in JasperGold aumenta, non diminuisce. Se non possiedi JasperGold e non puoi giustificare il prezzo base + per postazione, di solito raccomandiamo un ibrido di Questa Formal (più economico per postazione) per la regressione di massa e SymbiYosys (open-source) per il debug automatizzato delle proprietà. Abbiamo rilasciato questo stack a startup RISC-V IP dove l'acquisto di JasperGold non era un'opzione.
Abbiamo costruito flussi utili per una startup RISC-V IP di 6 persone e abbiamo costruito per un'azienda di acceleratori AI di 400 persone. Il limite inferiore è la presenza di almeno un ingegnere a suo agio nel leggere SVA e nell'interpretare una traccia di contro-esempio formale. Se nessuno nel team sa leggere una proprietà SVA, nessun flusso assistito da LLM colmerà quella lacuna, e dovresti assumere o ingaggiare quella competenza prima di rivolgerti a noi o a chiunque altro. Oltre quella base, l'incarico scala in base a quanto RTL rientra nell'ambito. Un singolo blocco di interfaccia bus è un lavoro di sei settimane. Un core RISC-V completo con estensioni personalizzate e un fabric di interconnessione richiede da quattro a sei mesi.
I whitepaper interattivi che alimentano questa pagina. Ciascuno è il trattamento tecnico più approfondito di una singola tesi, scritto per il responsabile DV che vuole vedere la matematica, i riferimenti e le scelte con opinioni precise che abbiamo fatto.
L'architettura del "Formal Sandwich", SVA generata da LLM con prova basata su SMT, raffinamento guidato dai contro-esempi e perché il neuro-simbolico batte i copilot-wrapper per l'hardware. Il nostro paper di riferimento sulla verifica LLM + formale per la progettazione di semiconduttori fabless.
La versione onesta della storia dell'RL-per-il-placement. Dove il reinforcement learning guadagna la sua potenza di calcolo (chiplet, 3D-IC, analogico, transfer learning) e dove il simulated annealing e gli strumenti commerciali vincono ancora. Include la nostra lettura diretta della controversia AlphaChip / Markov.
Integrazione LLM on-prem + motore formale, librerie di asserzioni RISC-V e selezione di strumenti neutrale rispetto ai fornitori per team fabless da 7nm fino a 2nm.
Scoping retribuito di due settimane su un blocco del tuo RTL prima di qualsiasi impegno più grande. Se non vediamo valore, lo diciamo e fatturiamo solo la fase di scoping.