O Chip Que Parecia Errado Era o Melhor Que Já Vimos

Eu estava encarando o floorplan de um chip no meu monitor às 2 da manhã, e meu primeiro instinto foi de que algo tinha dado terrivelmente errado.

As macros de memória estavam espalhadas como se alguém tivesse espirrado sobre a tela. Os clusters de lógica formavam manchas amorfas que violavam todos os princípios de design que eu havia internalizado ao longo de anos estudando arquiteturas de silício. Não havia colunas organizadas, nem linhas simétricas, nem uma grade "Manhattan" reconhecível — apenas o que parecia um caos organizado.

Então rodei a simulação. Comprimento de fios: reduzido significativamente. Congestionamento: quase inexistente. Fechamento de timing: mais limpo do que qualquer coisa que nossa equipe já tinha produzido com ferramentas convencionais. O layout que parecia defeituoso era, por todas as métricas físicas que realmente importam, melhor.

Foi nesse momento que entendi — visceralmente, não apenas intelectualmente — que a era do design de chips guiado pela intuição humana está chegando ao fim. E que a empresa que eu estava construindo, a Veriprajna, estava apontada exatamente para o problema certo. Porque a Lei de Moore não está morrendo por falta de avanços na física. Ela está morrendo por falta de imaginação. E o aprendizado por reforço tem uma imaginação que nós não temos.

Por Que a Lei de Moore Realmente Parou de Funcionar?

A narrativa popular é simples: os transistores não conseguem ficar menores. E isso é parcialmente verdade — em nós de processo de 3nm e 2nm, você está lutando contra o tunelamento quântico, correntes de fuga e uma física térmica que torna cada nova redução exponencialmente mais difícil e mais cara.

Mas eis o que a maioria das pessoas ignora: o transistor não é mais o gargalo. O fio é.

Nos chips modernos, um sinal pode atravessar uma porta lógica em picossegundos. Mas percorrer os minúsculos interconectores de cobre que ligam os componentes entre si? Isso leva nanossegundos — ordens de magnitude mais tempo. A resistência e a capacitância desses fios microscópicos agora dominam tanto o atraso quanto o consumo de energia. O que significa que o arranjo geométrico dos componentes no chip — o floorplan — tornou-se o fator isolado mais importante para determinar quão rápido e eficiente esse chip será.

Um floorplan ruim não pode ser resgatado por transistores mais rápidos. O layout é o desempenho.

Essa é a parte que mais me atingiu quando começamos a nos aprofundar na pesquisa. Por décadas, a indústria tratou o floorplanning como uma tarefa secundária — importante, mas subordinada às proezas da redução litográfica. Agora que essa redução estagnou, o floorplanning é o jogo inteiro. E as ferramentas que temos usado para jogá-lo são dos anos 1980.

O Algoritmo de 40 Anos Que Roda no Seu Celular

Preciso te falar sobre o Simulated Annealing (Recozimento Simulado), porque entender suas limitações é entender por que a IA importa aqui.

O Simulated Annealing — SA, para abreviar — é o algoritmo de trabalho por trás do posicionamento de chips na maioria das ferramentas comerciais de Automação de Design Eletrônico (EDA). Ele foi desenvolvido nos anos 1980, inspirado no processo metalúrgico de aquecer e resfriar lentamente o metal para remover defeitos. O algoritmo embaralha componentes aleatoriamente, "resfriando" gradualmente até se acomodar em uma solução.

Parece elegante. Na prática, ele tem dois problemas fatais.

Primeiro, ele é sem memória. Toda vez que você roda o SA em um novo chip, ele começa do zero. Não aprendeu nada com o último chip que projetou, nem com o anterior. Imagine se, toda vez que um enxadrista se sentasse ao tabuleiro, esquecesse todas as partidas que já jogou. Isso é o SA.

Segundo, ele fica preso. O panorama de otimização de um chip moderno — bilhões de transistores, milhares de restrições, objetivos conflitantes para energia, desempenho e área — é um terreno acidentado, cheio de vales e cristas. O SA encontra um vale e permanece nele, incapaz de perceber que um vale muito mais profundo existe logo do outro lado da crista. Ele se contenta com o "bom o suficiente" porque literalmente não consegue enxergar o "ótimo".

Lembro de uma conversa com um engenheiro veterano de design físico — mais de vinte anos na indústria — que me disse, com frustração visível: "Passo três semanas depois de cada rodada do SA movendo macros manualmente para consertar o que a ferramenta errou. Sou a equipe de limpeza de um algoritmo que não mudou fundamentalmente desde que eu estava na faculdade."

Esse é o teto cognitivo. Não apenas as limitações da ferramenta, mas o custo humano de compensá-las. Equipes de engenheiros especialistas passando semanas ajustando layouts à mão, queimando meses de calendário e milhões em salários, porque o motor de otimização no núcleo do fluxo de trabalho deles é arquiteturalmente incapaz de encontrar a melhor resposta.

E Se o Design de Chips Fosse um Jogo?

Essa é a reformulação que mudou tudo para mim.

Em 2021, o Google publicou um artigo na Nature descrevendo o AlphaChip — um agente de aprendizado por reforço profundo que trata o floorplanning de chips não como um problema de otimização, mas como um jogo. O tabuleiro é a pastilha de silício. As peças são os componentes da netlist — blocos de memória, clusters de lógica, interfaces de I/O. Cada jogada é posicionar um componente em uma coordenada específica. A pontuação é uma composição das qualidades físicas do layout final: comprimento de fios, congestionamento, timing, densidade térmica.

O agente joga esse jogo milhões de vezes. E ele aprende.

Não regras práticas. Não heurísticas. Ele aprende uma política — uma intuição profunda, baseada em reconhecimento de padrões, sobre onde as coisas devem ficar, desenvolvida por meio da experiência bruta com a física da função de custo. Ele aprende que posicionar controladores de memória perto do I/O reduz a latência. Aprende que certos padrões de agrupamento de unidades aritméticas minimizam o congestionamento. Nenhum humano programou essas percepções. O agente as descobriu porque foi recompensado por fazê-lo.

Escrevi sobre a arquitetura técnica por trás disso — as Redes Neurais de Grafos baseadas em arestas, a formulação como Processo de Decisão de Markov, as funções de recompensa — em nosso whitepaper interativo. Mas o detalhe que me deixou paralisado não foi a matemática. Foi o aprendizado por transferência.

Quando o Google pré-treinou o agente em um conjunto diversificado de blocos de chip — núcleos de TPU, controladores de memória, interfaces PCIe, designs open-source de RISC-V — o agente não ficou apenas bom naqueles chips específicos. Ele desenvolveu princípios gerais de floorplanning. Quando apresentado a um bloco de TPU completamente novo e nunca visto, ele não começou do zero. Começou com intuição. E convergiu para um layout sobre-humano em horas, não semanas.

O Simulated Annealing esquece tudo depois de cada rodada. O agente de RL fica mais inteligente a cada chip que projeta.

Isso não é uma melhoria incremental. É uma espécie diferente de ferramenta.

Os Layouts Alienígenas Que Realmente Funcionam

É aqui que a história fica genuinamente estranha.

Os projetistas humanos de chips preferem o que a indústria chama de layouts "Manhattan" — grades retilíneas organizadas, blocos de memória em colunas ordenadas, lógica em regiões retangulares. Projetamos assim porque nossos cérebros precisam de ordem visual para gerenciar a complexidade. A grade não é ideal para o fluxo de elétrons; é ideal para a compreensão humana.

Os agentes de RL não têm essa restrição. Sua fidelidade é à física, não à estética. E os layouts que produzem parecem, francamente, alienígenas. Macros espalhadas em clusters irregulares. Nuvens de lógica sem nenhum padrão geométrico discernível. O tipo de arranjo que faria um engenheiro júnior ser chamado à sala do gerente.

Mas quando você simula esses layouts alienígenas, eles consistentemente superam os designs humanos. O "caos" é, na verdade, uma forma superior de ordem — uma hiperotimização que minimiza a distância euclidiana real das redes de sinais críticos de maneiras que a geometria humana rígida não consegue alcançar.

Tive uma discussão com um membro da minha equipe sobre isso bem no início. Ele olhou para um desses layouts e disse: "Isso é uma alucinação. O agente está confuso." Eu disse: "Rode a análise de timing." Ele rodou. Zero caminhos com slack negativo. O agente tinha encontrado uma solução que era fisicamente superior em todas as dimensões mensuráveis, mas esteticamente incompreensível para um engenheiro treinado.

Foi nesse momento que começamos a chamar isso de efeito "desfibrilador". A Lei de Moore não morreu porque ficamos sem física. Ela estagnou porque ficamos sem imaginação humana de design. O agente de RL injeta uma vitalidade não intuitiva e fisicamente ótima em um processo que estava preso em padrões cognitivos humanos por décadas.

Quem Já Está Usando Isso — e Quais São os Resultados?

Os resultados internos do Google com o AlphaChip são impressionantes. Ao longo de múltiplas gerações de design de TPU — v5e, v5p e a mais recente geração Trillium — o agente foi usado em uma proporção crescente de blocos de design. O Google relata que o AlphaChip contribuiu para um aumento de 4,7x no desempenho de pico de computação e uma melhoria de 67% na eficiência energética nas TPUs Trillium em comparação com a geração anterior.

Mas a validação que mais importa para a indústria como um todo veio da MediaTek.

A MediaTek é uma empresa de semicondutores fabless comercial — ela não tem o orçamento infinito de computação nem o programa cativo de chips do Google. Ela vende no mercado brutalmente competitivo de smartphones Android, onde uma melhoria de 5% na vida útil da bateria ou uma redução de 2% no tamanho da pastilha determina se você vence ou perde um design socket. Quando a MediaTek adotou o floorplanning baseado em RL para seu SoC Dimensity 9400 e relatou +35% de desempenho single-core, +40% de eficiência energética e 2x de computação de IA com 33% menos energia, a indústria prestou atenção. Executivos da MediaTek creditaram explicitamente sua "EDA inteligente" e algoritmos de RL por viabilizar os floorplans que entregaram esses números — especificamente o posicionamento otimizado das hierarquias de cache L3 e de controladores de memória.

A Samsung Foundry relatou usar fluxos semelhantes impulsionados por IA para reduzir a energia em 8% em blocos críticos e melhorar o timing em mais de 50% — em semanas, e não meses. Professores de Harvard, NYU e Georgia Tech citaram a abordagem do AlphaChip como uma "pedra angular" da pesquisa moderna em design de chips.

Isso não é uma curiosidade de laboratório. É silício de produção sendo entregue em milhões de dispositivos.

O Que Acontece no Nível Microscópico?

A revolução do RL não para no posicionamento de macros. Ela vai fractal — até as unidades atômicas do design digital.

O framework NVCell da NVIDIA aplica aprendizado por reforço ao layout de células padrão — o arranjo interno de transistores e fiação dentro dos blocos básicos de construção, como portas NAND e flip-flops. Nos nós de 3nm e 2nm, as regras de design dessas células são extremamente complexas. O NVCell gera layouts que são 92% menores ou iguais em área aos designs feitos à mão por especialistas, com zero intervenção humana.

O efeito composto aqui é enorme. Se você reduz a própria biblioteca de células padrão, cada chip construído com essa biblioteca fica menor e mais eficiente. É uma vantagem multiplicativa que se propaga por todo o ecossistema de design.

Para o detalhamento técnico completo da arquitetura — incluindo as formulações de Edge-GNN, os espaços de estados do MDP e a fronteira de roteamento — veja nosso artigo de pesquisa.

Por Que Você Não Pode Simplesmente Comprar Isso da Synopsys?

As pessoas me perguntam isso constantemente. A Synopsys tem o DSO.ai. A Cadence tem o Cerebrus. As empresas estabelecidas já não estão resolvendo isso?

Eis a distinção que importa: essas ferramentas otimizam os botões de ajuste de motores existentes. Elas não substituem o motor.

O Synopsys DSO.ai é uma ferramenta de exploração do espaço de design — ele roda o posicionador padrão muitas vezes com diferentes configurações de parâmetros e escolhe o melhor resultado. O Cadence Cerebrus usa ML para otimizar as etapas do fluxo de RTL para GDSII. Ambos são valiosos. Nenhum gera layouts fundamentalmente novos. Eles estão ajustando um motor de combustão interna. Nós estamos construindo um motor elétrico.

RL profundo para design de chips significa que o agente é o posicionador. Ele não configura um algoritmo legado; ele toma as decisões de posicionamento diretamente, milhões delas, guiado por uma política aprendida e treinada na física do design. É assim que se obtêm layouts alienígenas. É assim que se escapa dos mínimos locais que aprisionaram a indústria por décadas.

A diferença entre uma EDA assistida por IA e uma EDA nativa de IA é a diferença entre um GPS que sugere rotas e um carro autônomo.

As empresas estabelecidas chegarão lá em algum momento — elas precisam. Mas, neste momento, há uma janela em que as empresas que constroem capacidade de RL profundo em seus fluxos de design ganham uma vantagem estrutural que se acumula a cada geração de chip.

O Problema de Confiança de Que Ninguém Fala

Eu seria desonesto se não abordasse a parte mais difícil dessa transição, e ela não é técnica. É cultural.

Um engenheiro veterano com duas décadas de experiência olha para um layout alienígena e pergunta: "Por que o agente colocou o divisor de clock ali? Isso é uma alucinação?" Essa pergunta é legítima. Em uma indústria onde um único tape-out com falha pode custar dezenas de milhões de dólares, "confie na caixa-preta" não é uma resposta aceitável.

Passamos meses construindo o que penso como a camada de explicabilidade — painéis que não apenas mostram o layout final, mas visualizam a trajetória de recompensa do agente. Mapas de sensibilidade que revelam quais restrições — congestionamento, timing, térmica — impulsionaram decisões específicas de posicionamento. Quando um engenheiro consegue ver que o posicionamento "estranho" do divisor de clock foi uma resposta calculada a um ponto crítico de congestionamento três camadas de roteamento acima, que ele não havia notado, a conversa muda de "eu não confio nisso" para "me mostre o que mais ele encontrou".

Esse é o verdadeiro trabalho de trazer a IA para o design de chips. Não os algoritmos — esses já foram publicados. Não a computação — isso é um problema de cartão de crédito. O verdadeiro trabalho é conquistar a confiança das pessoas que vêm fazendo isso de forma brilhante, à mão, durante toda a carreira. Você não faz isso dizendo a elas que estão obsoletas. Você faz isso mostrando a elas o que não conseguiam ver.

O Problema dos Dados Sujos

A outra barreira de que ninguém fala é o dado. Os agentes de RL são famintos. O Google teve o luxo de um repositório unificado de toda TPU já projetada. A maioria das empresas de semicondutores tem designs legados espalhados por servidores, em diferentes formatos de arquivo — LEF/DEF, GDSII — com convenções de nomenclatura inconsistentes e documentação incompleta.

Na Veriprajna, uma parte significativa do que construímos é a infraestrutura de dados: ingerir arquivos de design legados, limpá-los e normalizá-los, convertendo-os em conjuntos de dados de treinamento. O histórico de tape-outs de uma empresa — cada decisão de design, cada correção de timing, cada solução alternativa de congestionamento da última década — torna-se um ativo competitivo quando está estruturado adequadamente. Nós o chamamos de Cérebro Corporativo, e é o fosso que faz o aprendizado por transferência funcionar para empresas que não são o Google.

Como É de Fato a Era Pós-Moore

Eis minha convicção, dita de forma clara: se não podemos tornar os transistores muito menores, temos que arranjá-los de forma muito mais inteligente. Essa é a nova lei de escalonamento. Não o escalonamento litográfico. O escalonamento da complexidade. E a única ferramenta capaz de navegar pela explosão combinatória do design de chips moderno é uma inteligência que aprende, lembra e transfere conhecimento entre projetos.

A equipe de design de elite do futuro não é cinquenta engenheiros fazendo layout manual. São cinco engenheiros guiando uma frota de agentes de RL em um cluster de GPUs, revisando layouts alienígenas que superam qualquer coisa que um humano poderia desenhar, e construindo a base de conhecimento institucional que torna cada chip sucessivo melhor que o anterior.

A Lei de Moore não morreu por uma falha da física. Ela estagnou por uma falha da imaginação de design. O aprendizado por reforço é a imaginação que nos faltava.

Acompanhei essa transição de perto o suficiente para sentir a resistência e o entusiasmo em igual medida. Os engenheiros que a abraçam não são os que eram ruins em seus trabalhos — são os melhores, os que sempre souberam que as ferramentas os estavam segurando. Eles olham para um layout alienígena e não veem caos. Veem a resposta que sempre estiveram procurando, renderizada em uma geometria que suas mãos nunca poderiam ter desenhado.

O tabuleiro está montado. As peças estão se movendo. É hora de deixar o agente jogar.