Der Chip, der falsch aussah, war der beste, den wir je gesehen haben

Ich starrte um 2 Uhr morgens auf einen Chip-Floorplan auf meinem Monitor, und mein erster Instinkt war, dass etwas furchtbar schiefgelaufen sein musste.

Die Speichermakros waren verstreut, als hätte jemand auf die Zeichenfläche geniest. Die Logikcluster bildeten amorphe Klumpen, die gegen jedes Designprinzip verstießen, das ich mir über Jahre des Studiums von Siliziumarchitekturen verinnerlicht hatte. Es gab keine ordentlichen Spalten, keine symmetrischen Reihen, kein erkennbares "Manhattan"-Raster — nur das, was wie organisiertes Chaos aussah.

Dann ließ ich die Simulation laufen. Leitungslänge: deutlich gesunken. Überlastung: nahezu nicht vorhanden. Timing-Closure: sauberer als alles, was unser Team mit herkömmlichen Werkzeugen produziert hatte. Das Layout, das kaputt aussah, war nach jeder physikalischen Metrik, die tatsächlich zählt, besser.

Das war der Moment, in dem ich verstand — viszeral, nicht nur intellektuell —, dass die Ära des menschlich-intuitiven Chipdesigns zu Ende geht. Und dass das Unternehmen, das ich aufbaute, Veriprajna, genau auf das richtige Problem ausgerichtet war. Denn Moores Gesetz stirbt nicht an einem Mangel an physikalischen Durchbrüchen. Es stirbt an einem Mangel an Vorstellungskraft. Und Reinforcement Learning besitzt eine Vorstellungskraft, die wir nicht haben.

Warum hat Moores Gesetz eigentlich aufgehört zu funktionieren?

Die verbreitete Erzählung ist einfach: Transistoren können nicht kleiner werden. Und das stimmt teilweise — bei 3-nm- und 2-nm-Prozessknoten kämpft man gegen Quantentunneln, Leckströme und thermische Physik, die jede weitere Verkleinerung exponentiell schwerer und teurer machen.

Aber Folgendes übersehen die meisten: Der Transistor ist nicht mehr der Engpass. Die Leitung ist es.

In modernen Chips kann ein Signal ein Logikgatter in Pikosekunden durchqueren. Aber die Reise durch die winzigen Kupferverbindungen, die die Komponenten miteinander verbinden? Das dauert Nanosekunden — Größenordnungen länger. Der Widerstand und die Kapazität dieser mikroskopischen Leitungen dominieren nun sowohl Verzögerung als auch Stromverbrauch. Das bedeutet, dass die geometrische Anordnung der Komponenten auf dem Chip — der Floorplan — zum einzelnen wichtigsten Faktor dafür geworden ist, wie schnell und effizient dieser Chip sein wird.

Ein schlechter Floorplan kann nicht durch schnellere Transistoren gerettet werden. Das Layout ist die Leistung.

Das ist der Teil, der mich am härtesten traf, als wir anfingen, uns in die Forschung zu vertiefen. Jahrzehntelang behandelte die Branche das Floorplanning als nachgelagerte Aufgabe — wichtig, aber zweitrangig gegenüber den Heldentaten der lithografischen Verkleinerung. Jetzt, da diese Verkleinerung ins Stocken geraten ist, ist das Floorplanning das ganze Spiel. Und die Werkzeuge, mit denen wir es spielen, stammen aus den 1980er-Jahren.

Der 40 Jahre alte Algorithmus, der Ihr Telefon antreibt

Ich muss Ihnen von Simulated Annealing erzählen, denn seine Grenzen zu verstehen bedeutet zu verstehen, warum KI hier wichtig ist.

Simulated Annealing — kurz SA — ist der Arbeitspferd-Algorithmus hinter der Chipplatzierung in den meisten kommerziellen Werkzeugen zur Electronic Design Automation (EDA). Er wurde in den 1980er-Jahren entwickelt, inspiriert vom metallurgischen Prozess des Erhitzens und langsamen Abkühlens von Metall, um Defekte zu beseitigen. Der Algorithmus mischt die Komponenten zufällig herum und "kühlt" allmählich ab, um sich auf eine Lösung festzulegen.

Es klingt elegant. In der Praxis hat es zwei fatale Probleme.

Erstens ist es gedächtnislos. Jedes Mal, wenn Sie SA an einem neuen Chip ausführen, beginnt es bei null. Es hat nichts von dem letzten Chip gelernt, den es entworfen hat, oder von dem davor. Stellen Sie sich vor, ein Schachspieler würde jedes Mal, wenn er sich ans Brett setzt, jede Partie vergessen, die er je gespielt hat. Das ist SA.

Zweitens wird es gefangen. Die Optimierungslandschaft für einen modernen Chip — Milliarden von Transistoren, Tausende von Randbedingungen, widersprüchliche Ziele für Leistung, Performance und Fläche — ist ein zerklüftetes Gelände voller Täler und Grate. SA findet ein Tal und setzt sich darin fest, unfähig zu erkennen, dass gleich hinter dem Grat ein weitaus tieferes Tal existiert. Es gibt sich mit "gut genug" zufrieden, weil es "großartig" buchstäblich nicht sehen kann.

Ich erinnere mich an ein Gespräch mit einem erfahrenen Physical-Design-Ingenieur — über zwanzig Jahre in der Branche —, der mir mit sichtbarer Frustration sagte: "Ich verbringe nach jedem SA-Lauf drei Wochen damit, Makros manuell zu verschieben, um zu korrigieren, was das Werkzeug falsch gemacht hat. Ich bin die Aufräumtruppe für einen Algorithmus, der sich seit meiner Studienzeit nicht grundlegend verändert hat."

Das ist die kognitive Obergrenze. Nicht nur die Grenzen des Werkzeugs, sondern die menschlichen Kosten, sie zu kompensieren. Teams aus Experteningenieuren, die wochenlang Layouts von Hand nachjustieren, Monate an Kalenderzeit und Millionen an Gehältern verbrennen, weil die Optimierungs-Engine im Kern ihres Arbeitsablaufs architektonisch nicht in der Lage ist, die beste Antwort zu finden.

Was, wenn Chipdesign ein Spiel wäre?

Das ist die Neurahmung, die für mich alles veränderte.

2021 veröffentlichte Google in Nature ein Papier, das AlphaChip beschreibt — einen Deep-Reinforcement-Learning-Agenten, der das Chip-Floorplanning nicht als Optimierungsproblem, sondern als Spiel behandelt. Das Brett ist der Silizium-Die. Die Spielsteine sind die Netlisten-Komponenten — Speicherblöcke, Logikcluster, I/O-Schnittstellen. Jeder Zug besteht darin, eine Komponente an einer bestimmten Koordinate zu platzieren. Die Punktzahl ist eine Zusammensetzung aus den physikalischen Eigenschaften des endgültigen Layouts: Leitungslänge, Überlastung, Timing, thermische Dichte.

Der Agent spielt dieses Spiel millionenfach. Und er lernt.

Keine Faustregeln. Keine Heuristiken. Er lernt eine Policy — eine tiefe, mustergestützte Intuition dafür, wohin die Dinge gehören, entwickelt durch rohe Erfahrung mit der Physik der Kostenfunktion. Er lernt, dass die Platzierung von Speichercontrollern nahe der I/O die Latenz reduziert. Er lernt, dass bestimmte Clustering-Muster für Recheneinheiten die Überlastung minimieren. Kein Mensch hat diese Erkenntnisse programmiert. Der Agent hat sie entdeckt, weil er dafür belohnt wurde.

Ich habe über die technische Architektur dahinter geschrieben — die Edge-basierten Graph Neural Networks, die Formulierung als Markov-Entscheidungsprozess, die Belohnungsfunktionen — in unserem interaktiven Whitepaper. Aber das Detail, das mich kalt erwischte, war nicht die Mathematik. Es war das Transfer Learning.

Als Google den Agenten auf einer vielfältigen Auswahl von Chipblöcken vortrainierte — TPU-Kerne, Speichercontroller, PCIe-Schnittstellen, quelloffene RISC-V-Designs —, wurde der Agent nicht einfach nur gut in diesen spezifischen Chips. Er entwickelte allgemeine Prinzipien des Floorplannings. Wenn ihm ein völlig neuer, ungesehener TPU-Block präsentiert wurde, begann er nicht bei null. Er begann mit Intuition. Und er konvergierte in Stunden statt Wochen zu einem übermenschlichen Layout.

Simulated Annealing vergisst nach jedem Lauf alles. Der RL-Agent wird mit jedem Chip, den er entwirft, klüger.

Das ist keine schrittweise Verbesserung. Das ist eine andere Spezies von Werkzeug.

Die außerirdischen Layouts, die tatsächlich funktionieren

Hier wird die Geschichte wirklich seltsam.

Menschliche Chipdesigner bevorzugen, was die Branche "Manhattan"-Layouts nennt — ordentliche rechtwinklige Raster, Speicherblöcke in geordneten Spalten, Logik in rechteckigen Regionen. Wir gestalten so, weil unser Gehirn visuelle Ordnung braucht, um Komplexität zu bewältigen. Das Raster ist nicht optimal für den Elektronenfluss; es ist optimal für das menschliche Begreifen.

RL-Agenten haben diese Einschränkung nicht. Ihre Treue gilt der Physik, nicht der Ästhetik. Und die Layouts, die sie produzieren, sehen, offen gesagt, außerirdisch aus. Makros, in unregelmäßigen Clustern verstreut. Logikwolken ohne erkennbares geometrisches Muster. Die Art von Anordnung, die einen Nachwuchsingenieur ins Büro seines Vorgesetzten zitieren würde.

Aber wenn man diese außerirdischen Layouts simuliert, übertreffen sie durchweg die menschlichen Designs. Das "Chaos" ist tatsächlich eine höhere Form der Ordnung — eine Hyperoptimierung, die den tatsächlichen euklidischen Abstand kritischer Signalnetze auf eine Weise minimiert, die starre menschliche Geometrie nicht erreichen kann.

Ich hatte darüber früh einen Streit mit einem Mitglied meines Teams. Er sah sich eines dieser Layouts an und sagte: "Das ist eine Halluzination. Der Agent ist verwirrt." Ich sagte: "Führ die Timing-Analyse aus." Das tat er. Null Pfade mit negativem Slack. Der Agent hatte eine Lösung gefunden, die in jeder messbaren Dimension physikalisch überlegen, aber für einen ausgebildeten Ingenieur ästhetisch unbegreiflich war.

Das war der Moment, in dem wir anfingen, dies den "Defibrillator"-Effekt zu nennen. Moores Gesetz starb nicht, weil uns die Physik ausging. Es geriet ins Stocken, weil uns die menschliche Designvorstellung ausging. Der RL-Agent spritzt nicht-intuitive, physikalisch optimale Vitalität in einen Prozess, der jahrzehntelang in menschlichen kognitiven Mustern gefangen war.

Wer nutzt das bereits — und was sind die Ergebnisse?

Googles interne Ergebnisse mit AlphaChip sind bemerkenswert. Über mehrere Generationen des TPU-Designs hinweg — v5e, v5p und die neueste Trillium-Generation — wurde der Agent auf einem wachsenden Anteil der Designblöcke eingesetzt. Google berichtet, dass AlphaChip zu einer 4,7-fachen Steigerung der Spitzen-Rechenleistung und einer 67 % Verbesserung der Energieeffizienz in den Trillium-TPUs im Vergleich zur vorherigen Generation beigetragen hat.

Aber die Validierung, die für die breitere Branche am meisten zählt, kam von MediaTek.

MediaTek ist ein fabless arbeitendes Halbleiterunternehmen im Handelsgeschäft — es hat weder Googles unendliches Rechenbudget noch ein hauseigenes Chipprogramm. Es verkauft in den brutal umkämpften Android-Smartphone-Markt, wo eine 5 % längere Akkulaufzeit oder eine 2 % kleinere Chipfläche darüber entscheidet, ob man einen Design-Socket gewinnt oder verliert. Als MediaTek RL-basiertes Floorplanning für sein Dimensity-9400-SoC einführte und +35 % Single-Core-Leistung, +40 % Energieeffizienz und die doppelte KI-Rechenleistung bei 33 % weniger Stromverbrauch meldete, nahm die Branche Notiz. MediaTek-Führungskräfte schrieben ihrer "smarten EDA" und ihren RL-Algorithmen ausdrücklich zu, die Floorplans ermöglicht zu haben, die diese Zahlen lieferten — konkret die optimierte Platzierung der L3-Cache- und Speichercontroller-Hierarchien.

Samsung Foundry hat berichtet, ähnliche KI-gesteuerte Abläufe zu nutzen, um die Leistungsaufnahme bei kritischen Blöcken um 8 % zu senken und das Timing um über 50 % zu verbessern — in Wochen statt Monaten. Professoren aus Harvard, der NYU und Georgia Tech haben den AlphaChip-Ansatz als "Eckpfeiler" der modernen Chipdesign-Forschung bezeichnet.

Das ist keine Laborkuriosität. Es ist Produktionssilizium, das in Millionen von Geräten ausgeliefert wird.

Was geschieht auf der mikroskopischen Ebene?

Die RL-Revolution hört bei der Makroplatzierung nicht auf. Sie geht fraktal weiter — bis hinunter zu den atomaren Einheiten des Digitaldesigns.

NVIDIAs NVCell-Framework wendet Reinforcement Learning auf das Standardzellen-Layout an — die interne Anordnung von Transistoren und Verdrahtung innerhalb der grundlegenden Bausteine wie NAND-Gatter und Flip-Flops. Bei 3-nm- und 2-nm-Knoten sind die Designregeln für diese Zellen quälend komplex. NVCell erzeugt Layouts, die in 92 % der Fälle kleiner oder gleich groß in der Fläche sind wie handgefertigte Expertendesigns, ohne jegliches menschliche Eingreifen.

Der kumulative Effekt hier ist enorm. Wenn man die Standardzellenbibliothek selbst verkleinert, wird jeder mit dieser Bibliothek gebaute Chip kleiner und effizienter. Es ist ein multiplikativer Vorteil, der sich durch das gesamte Design-Ökosystem fortpflanzt.

Für die vollständige technische Aufschlüsselung der Architektur — einschließlich der Edge-GNN-Formulierungen, der MDP-Zustandsräume und der Routing-Frontier — siehe unser Forschungspapier.

Warum kann man das nicht einfach bei Synopsys kaufen?

Das fragen mich die Leute ständig. Synopsys hat DSO.ai. Cadence hat Cerebrus. Lösen die etablierten Anbieter das nicht schon?

Hier ist die Unterscheidung, die zählt: Diese Werkzeuge optimieren die Stellschrauben an bestehenden Engines. Sie ersetzen die Engine nicht.

Synopsys DSO.ai ist ein Werkzeug zur Erkundung des Designraums — es führt den Standardplatzierer viele Male mit unterschiedlichen Parametereinstellungen aus und wählt das beste Ergebnis. Cadence Cerebrus nutzt ML, um die Schritte des RTL-zu-GDSII-Ablaufs zu optimieren. Beide sind wertvoll. Keines erzeugt grundlegend neuartige Layouts. Sie tunen einen Verbrennungsmotor. Wir bauen einen Elektromotor.

Deep RL für Chipdesign bedeutet, dass der Agent der Platzierer ist. Er konfiguriert keinen alten Algorithmus; er trifft die Platzierungsentscheidungen direkt, Millionen davon, geleitet von einer erlernten Policy, die auf der Physik des Designs trainiert wurde. So erhält man außerirdische Layouts. So entkommt man den lokalen Minima, die die Branche seit Jahrzehnten gefangen halten.

Der Unterschied zwischen KI-unterstützter EDA und KI-nativer EDA ist der Unterschied zwischen einem GPS, das Routen vorschlägt, und einem selbstfahrenden Auto.

Die etablierten Anbieter werden irgendwann dorthin gelangen — sie müssen es. Aber im Moment gibt es ein Zeitfenster, in dem die Unternehmen, die tiefe RL-Fähigkeit in ihre Designabläufe einbauen, einen strukturellen Vorteil erlangen, der sich mit jeder Chipgeneration verstärkt.

Das Vertrauensproblem, über das niemand spricht

Ich wäre unehrlich, wenn ich nicht den schwierigsten Teil dieses Übergangs ansprechen würde, und der ist nicht technisch. Er ist kulturell.

Ein erfahrener Ingenieur mit zwei Jahrzehnten Berufserfahrung sieht sich ein außerirdisches Layout an und fragt: "Warum hat der Agent den Taktteiler dorthin gesetzt? Ist das eine Halluzination?" Diese Frage ist berechtigt. In einer Branche, in der ein einziges fehlerhaftes Tape-out Dutzende Millionen Dollar kosten kann, ist "vertrau der Blackbox" keine akzeptable Antwort.

Wir haben monatelang gebaut, was ich als die Erklärbarkeitsschicht betrachte — Dashboards, die nicht nur das endgültige Layout zeigen, sondern die Belohnungstrajektorie des Agenten visualisieren. Sensitivitätskarten, die offenlegen, welche Randbedingungen — Überlastung, Timing, thermisch — bestimmte Platzierungsentscheidungen angetrieben haben. Wenn ein Ingenieur sehen kann, dass die "seltsame" Platzierung des Taktteilers eine kalkulierte Reaktion auf einen Überlastungs-Hotspot drei Routing-Schichten weiter oben war, den er nicht bemerkt hatte, verschiebt sich das Gespräch von "Ich vertraue dem nicht" zu "Zeig mir, was es sonst noch gefunden hat."

Das ist die eigentliche Arbeit, KI ins Chipdesign zu bringen. Nicht die Algorithmen — die sind veröffentlicht. Nicht die Rechenleistung — das ist ein Kreditkartenproblem. Die eigentliche Arbeit besteht darin, das Vertrauen der Menschen zu gewinnen, die dies ihre gesamte Laufbahn lang brillant von Hand gemacht haben. Das schafft man nicht, indem man ihnen sagt, sie seien überflüssig. Man schafft es, indem man ihnen zeigt, was sie nicht sehen konnten.

Das Problem der schmutzigen Daten

Die andere Barriere, über die niemand spricht, sind Daten. RL-Agenten sind hungrig. Google hatte den Luxus eines einheitlichen Repositorys jeder jemals entworfenen TPU. Die meisten Halbleiterunternehmen haben Alt-Designs über Server verstreut, in verschiedenen Dateiformaten — LEF/DEF, GDSII —, mit inkonsistenten Namenskonventionen und unvollständiger Dokumentation.

Bei Veriprajna ist ein wesentlicher Teil dessen, was wir bauen, die Dateninfrastruktur: das Einlesen von Alt-Designdateien, ihre Bereinigung und Normalisierung, ihre Umwandlung in Trainingsdatensätze. Die Tape-out-Historie eines Unternehmens — jede Designentscheidung, jede Timing-Korrektur, jeder Überlastungs-Workaround des letzten Jahrzehnts — wird zu einem Wettbewerbsvorteil, wenn sie richtig strukturiert ist. Wir nennen es das Corporate Brain, und es ist der Burggraben, der Transfer Learning für Unternehmen funktionieren lässt, die nicht Google sind.

Wie die Post-Moore-Ära tatsächlich aussieht

Hier ist meine Überzeugung, klar ausgesprochen: Wenn wir Transistoren nicht viel kleiner machen können, müssen wir sie viel klüger anordnen. Das ist das neue Skalierungsgesetz. Nicht lithografische Skalierung. Komplexitätsskalierung. Und das einzige Werkzeug, das in der Lage ist, die kombinatorische Explosion des modernen Chipdesigns zu navigieren, ist eine Intelligenz, die lernt, sich erinnert und Wissen über Designs hinweg überträgt.

Das Elite-Designteam der Zukunft besteht nicht aus fünfzig Ingenieuren, die manuelles Layout betreiben. Es sind fünf Ingenieure, die eine Flotte von RL-Agenten auf einem GPU-Cluster steuern, außerirdische Layouts überprüfen, die alles übertreffen, was ein Mensch zeichnen könnte, und die institutionelle Wissensbasis aufbauen, die jeden nachfolgenden Chip besser macht als den letzten.

Moores Gesetz starb nicht an einem Versagen der Physik. Es geriet ins Stocken durch ein Versagen der Designvorstellung. Reinforcement Learning ist die Vorstellungskraft, die uns fehlte.

Ich habe diesen Übergang aus einer Nähe beobachtet, die ausreichte, um den Widerstand und die Begeisterung in gleichem Maße zu spüren. Die Ingenieure, die ihn annehmen, sind nicht diejenigen, die schlecht in ihrem Job waren — sie sind die besten, diejenigen, die immer wussten, dass die Werkzeuge sie zurückhielten. Sie sehen sich ein außerirdisches Layout an und sehen kein Chaos. Sie sehen die Antwort, nach der sie immer gesucht haben, gerendert in einer Geometrie, die ihre Hände niemals hätten zeichnen können.

Das Brett ist aufgestellt. Die Figuren sind in Bewegung. Es ist Zeit, den Agenten spielen zu lassen.