El chip que parecía mal diseñado era el mejor que jamás habíamos visto

Estaba mirando la planificación física de un chip en mi monitor a las 2 de la madrugada, y mi primer instinto fue que algo había salido terriblemente mal.

Las macros de memoria estaban dispersas como si alguien hubiera estornudado sobre el lienzo. Los clústeres lógicos formaban manchas amorfas que violaban todos los principios de diseño que había interiorizado a lo largo de años estudiando arquitecturas de silicio. No había columnas ordenadas, ni filas simétricas, ni una cuadrícula "Manhattan" reconocible: solo lo que parecía un caos organizado.

Luego ejecuté la simulación. Longitud de cable: reducida significativamente. Congestión: casi inexistente. Cierre de temporización: más limpio que cualquier cosa que nuestro equipo hubiera producido con herramientas convencionales. El diseño que parecía roto era, según cada métrica física que realmente importa, mejor.

Ese fue el momento en que comprendí —de forma visceral, no solo intelectual— que la era del diseño de chips basado en la intuición humana está llegando a su fin. Y que la empresa que estaba construyendo, Veriprajna, apuntaba exactamente al problema correcto. Porque la Ley de Moore no está muriendo por falta de avances en física. Está muriendo por falta de imaginación. Y el aprendizaje por refuerzo tiene una imaginación que nosotros no tenemos.

¿Por qué dejó de funcionar realmente la Ley de Moore?

La narrativa popular es simple: los transistores no pueden hacerse más pequeños. Y eso es parcialmente cierto: en los nodos de proceso de 3nm y 2nm, estás luchando contra el efecto túnel cuántico, las corrientes de fuga y una física térmica que hacen que cada reducción adicional sea exponencialmente más difícil y costosa.

Pero esto es lo que la mayoría pasa por alto: el transistor ya no es el cuello de botella. Lo es el cable.

En los chips modernos, una señal puede atravesar una compuerta lógica en picosegundos. ¿Pero viajar a través de las diminutas interconexiones de cobre que enlazan los componentes entre sí? Eso lleva nanosegundos: órdenes de magnitud más tiempo. La resistencia y la capacitancia de esos cables microscópicos ahora dominan tanto el retardo como el consumo de energía. Lo que significa que la disposición geométrica de los componentes en el chip —la planificación física— se ha convertido en el factor más importante para determinar qué tan rápido y eficiente será ese chip.

Una mala planificación física no puede rescatarse con transistores más rápidos. El diseño es el rendimiento.

Esta es la parte que más me impactó cuando empezamos a profundizar en la investigación. Durante décadas, la industria trató la planificación física como una tarea secundaria: importante, pero por detrás de las hazañas de la reducción litográfica. Ahora que esa reducción se ha estancado, la planificación física lo es todo. Y las herramientas que hemos estado usando para ello son de la década de 1980.

El algoritmo de 40 años que hace funcionar tu teléfono

Tengo que hablarte del recocido simulado, porque comprender sus limitaciones es comprender por qué la IA importa aquí.

El recocido simulado —SA, para abreviar— es el algoritmo de referencia detrás de la colocación de componentes en la mayoría de las herramientas comerciales de automatización del diseño electrónico (EDA). Se desarrolló en la década de 1980, inspirado en el proceso metalúrgico de calentar y enfriar lentamente el metal para eliminar defectos. El algoritmo reordena los componentes de forma aleatoria, "enfriándose" gradualmente para asentarse en una solución.

Suena elegante. En la práctica, tiene dos problemas fatales.

Primero, es sin memoria. Cada vez que ejecutas SA en un chip nuevo, empieza desde cero. No aprendió nada del último chip que diseñó, ni del anterior. Imagina que cada vez que un ajedrecista se sentara ante el tablero, olvidara todas las partidas que había jugado. Eso es SA.

Segundo, queda atrapado. El paisaje de optimización de un chip moderno —miles de millones de transistores, miles de restricciones, objetivos en conflicto de potencia, rendimiento y área— es un terreno escarpado lleno de valles y crestas. SA encuentra un valle y se asienta en él, incapaz de percibir que existe un valle mucho más profundo justo al otro lado de la cresta. Se conforma con lo "suficientemente bueno" porque literalmente no puede ver lo "excelente".

Recuerdo una conversación con un veterano ingeniero de diseño físico —más de veinte años en la industria— que me dijo, con visible frustración: "Paso tres semanas después de cada ejecución de SA moviendo macros manualmente para corregir lo que la herramienta hizo mal. Soy el equipo de limpieza de un algoritmo que no ha cambiado fundamentalmente desde que estaba en la universidad".

Ese es el techo cognitivo. No solo las limitaciones de la herramienta, sino el costo humano de compensarlas. Equipos de ingenieros expertos que dedican semanas a ajustar diseños a mano, quemando meses de tiempo de calendario y millones en salarios, porque el motor de optimización que está en el núcleo de su flujo de trabajo es arquitectónicamente incapaz de encontrar la mejor respuesta.

¿Y si el diseño de chips fuera un juego?

Este es el replanteamiento que lo cambió todo para mí.

En 2021, Google publicó un artículo en Nature que describía AlphaChip: un agente de aprendizaje por refuerzo profundo que trata la planificación física de chips no como un problema de optimización, sino como un juego. El tablero es el dado de silicio. Las piezas son los componentes de la netlist: bloques de memoria, clústeres lógicos, interfaces de E/S. Cada movimiento consiste en colocar un componente en una coordenada específica. La puntuación es un compuesto de las cualidades físicas del diseño final: longitud de cable, congestión, temporización, densidad térmica.

El agente juega esta partida millones de veces. Y aprende.

No reglas empíricas. No heurísticas. Aprende una política: una intuición profunda, basada en patrones, sobre dónde deben ir las cosas, desarrollada a través de la experiencia directa con la física de la función de costo. Aprende que colocar los controladores de memoria cerca de la E/S reduce la latencia. Aprende que ciertos patrones de agrupamiento para las unidades aritméticas minimizan la congestión. Ningún humano programó estos hallazgos. El agente los descubrió porque fue recompensado por hacerlo.

Escribí sobre la arquitectura técnica detrás de esto —las redes neuronales de grafos basadas en aristas, la formulación del proceso de decisión de Markov, las funciones de recompensa— en nuestro documento técnico interactivo. Pero el detalle que me dejó helado no fueron las matemáticas. Fue el aprendizaje por transferencia.

Cuando Google preentrenó al agente con un conjunto diverso de bloques de chips —núcleos de TPU, controladores de memoria, interfaces PCIe, diseños RISC-V de código abierto—, el agente no solo se volvió bueno en esos chips específicos. Desarrolló principios generales de planificación física. Cuando se le presentó un bloque de TPU completamente nuevo y nunca visto, no empezó desde cero. Empezó con intuición. Y convergió a un diseño sobrehumano en horas, no en semanas.

El recocido simulado olvida todo después de cada ejecución. El agente de RL se vuelve más inteligente con cada chip que diseña.

Eso no es una mejora incremental. Es una especie de herramienta distinta.

Los diseños alienígenas que realmente funcionan

Aquí es donde la historia se vuelve genuinamente extraña.

Los diseñadores de chips humanos prefieren lo que la industria llama diseños "Manhattan": cuadrículas rectilíneas y ordenadas, bloques de memoria en columnas ordenadas, lógica en regiones rectangulares. Diseñamos así porque nuestro cerebro necesita orden visual para gestionar la complejidad. La cuadrícula no es óptima para el flujo de electrones; es óptima para la comprensión humana.

Los agentes de RL no tienen esa restricción. Su fidelidad es hacia la física, no hacia la estética. Y los diseños que producen parecen, francamente, alienígenas. Macros dispersas en clústeres irregulares. Nubes lógicas sin ningún patrón geométrico discernible. El tipo de disposición que haría que a un ingeniero junior lo llamaran a la oficina de su gerente.

Pero cuando simulas estos diseños alienígenas, superan de forma constante a los diseños humanos. El "caos" es en realidad una forma superior de orden: una hiperoptimización que minimiza la distancia euclidiana real de las redes de señales críticas de maneras que la rígida geometría humana no puede lograr.

Tuve una discusión con un miembro de mi equipo sobre esto al principio. Miró uno de estos diseños y dijo: "Esto es una alucinación. El agente está confundido". Yo dije: "Ejecuta el análisis de temporización". Lo hizo. Cero rutas con holgura negativa. El agente había encontrado una solución que era físicamente superior en todas las dimensiones medibles, pero estéticamente incomprensible para un ingeniero capacitado.

Ese es el momento en que empezamos a llamar a esto el efecto "desfibrilador". La Ley de Moore no murió porque se nos acabara la física. Se estancó porque se nos acabó la imaginación humana para el diseño. El agente de RL inyecta una vitalidad no intuitiva y óptima según la física en un proceso que había estado atrapado en patrones cognitivos humanos durante décadas.

¿Quién ya está usando esto y cuáles son los resultados?

Los resultados internos de Google con AlphaChip son sorprendentes. A lo largo de múltiples generaciones de diseño de TPU —v5e, v5p y la última generación Trillium—, el agente se utilizó en una proporción creciente de bloques de diseño. Google informa que AlphaChip contribuyó a un aumento de 4,7x en el rendimiento máximo de cómputo y a una mejora del 67% en la eficiencia energética en las TPU Trillium en comparación con la generación anterior.

Pero la validación que más importa para la industria en general provino de MediaTek.

MediaTek es una empresa de semiconductores fabless que vende a terceros: no tiene el presupuesto de cómputo infinito de Google ni un programa de chips cautivo. Vende en el mercado brutalmente competitivo de los teléfonos inteligentes Android, donde una mejora del 5% en la duración de la batería o una reducción del 2% en el tamaño del dado (die) determina si ganas o pierdes un contrato de diseño. Cuando MediaTek adoptó la planificación física basada en RL para su SoC Dimensity 9400 e informó un +35% de rendimiento de un solo núcleo, un +40% de eficiencia energética y 2x de cómputo de IA con un 33% menos de energía, la industria tomó nota. Los ejecutivos de MediaTek atribuyeron explícitamente a su "EDA inteligente" y a sus algoritmos de RL el haber posibilitado las planificaciones físicas que produjeron estas cifras, en concreto la colocación optimizada de la caché L3 y de las jerarquías de controladores de memoria.

Samsung Foundry ha informado del uso de flujos similares impulsados por IA para reducir el consumo en un 8% en bloques críticos y mejorar la temporización en más de un 50%, en semanas en lugar de meses. Profesores de Harvard, la NYU y Georgia Tech han citado el enfoque de AlphaChip como una "piedra angular" de la investigación moderna sobre diseño de chips.

Esto no es una curiosidad de laboratorio. Es silicio de producción que se envía en millones de dispositivos.

¿Qué sucede a nivel microscópico?

La revolución del RL no se detiene en la colocación de macros. Se vuelve fractal, hasta llegar a las unidades atómicas del diseño digital.

El marco NVCell de NVIDIA aplica el aprendizaje por refuerzo al diseño de celdas estándar: la disposición interna de transistores y cableado dentro de los bloques de construcción básicos, como las compuertas NAND y los flip-flops. En los nodos de 3nm y 2nm, las reglas de diseño de estas celdas son terriblemente complejas. NVCell genera diseños que son un 92% más pequeños o iguales en área que los diseños expertos hechos a mano, sin intervención humana alguna.

El efecto acumulativo aquí es enorme. Si reduces la propia biblioteca de celdas estándar, cada chip construido con esa biblioteca se vuelve más pequeño y eficiente. Es una ventaja multiplicativa que se propaga por todo el ecosistema de diseño.

Para el desglose técnico completo de la arquitectura —incluidas las formulaciones Edge-GNN, los espacios de estados del MDP y la frontera de enrutamiento— consulta nuestro artículo de investigación.

¿Por qué no puedes simplemente comprar esto a Synopsys?

La gente me pregunta esto constantemente. Synopsys tiene DSO.ai. Cadence tiene Cerebrus. ¿Acaso las empresas establecidas no están resolviendo ya esto?

Esta es la distinción que importa: esas herramientas optimizan las perillas de los motores existentes. No reemplazan el motor.

Synopsys DSO.ai es una herramienta de exploración del espacio de diseño: ejecuta el colocador estándar muchas veces con distintas configuraciones de parámetros y elige el mejor resultado. Cadence Cerebrus usa ML para optimizar los pasos del flujo de RTL a GDSII. Ambas son valiosas. Ninguna genera diseños fundamentalmente novedosos. Están afinando un motor de combustión interna. Nosotros estamos construyendo un motor eléctrico.

El RL profundo para el diseño de chips significa que el agente es el colocador. No configura un algoritmo heredado; toma las decisiones de colocación directamente, millones de ellas, guiado por una política aprendida entrenada en la física del diseño. Así es como se obtienen diseños alienígenas. Así es como se escapa de los mínimos locales que han atrapado a la industria durante décadas.

La diferencia entre el EDA asistido por IA y el EDA nativo de IA es la diferencia entre un GPS que sugiere rutas y un coche autónomo.

Las empresas establecidas llegarán ahí con el tiempo; tienen que hacerlo. Pero ahora mismo hay una ventana en la que las empresas que integran capacidad de RL profundo en sus flujos de diseño obtienen una ventaja estructural que se acumula con cada generación de chips.

El problema de confianza del que nadie habla

Sería deshonesto si no abordara la parte más difícil de esta transición, y no es técnica. Es cultural.

Un ingeniero veterano con dos décadas de experiencia mira un diseño alienígena y pregunta: "¿Por qué el agente colocó el divisor de reloj ahí? ¿Es esto una alucinación?" Esa pregunta es legítima. En una industria donde un único tape-out defectuoso puede costar decenas de millones de dólares, "confía en la caja negra" no es una respuesta aceptable.

Pasamos meses construyendo lo que concibo como la capa de explicabilidad: paneles que no solo muestran el diseño final, sino que visualizan la trayectoria de recompensa del agente. Mapas de sensibilidad que revelan qué restricciones —congestión, temporización, térmica— impulsaron decisiones de colocación específicas. Cuando un ingeniero puede ver que la colocación "rara" del divisor de reloj fue una respuesta calculada a un punto crítico de congestión, tres capas de enrutamiento más arriba, que no había notado, la conversación pasa de "no confío en esto" a "muéstrame qué más encontró".

Este es el verdadero trabajo de llevar la IA al diseño de chips. No los algoritmos: esos están publicados. No el cómputo: eso es un problema de tarjeta de crédito. El verdadero trabajo es ganarse la confianza de las personas que han estado haciendo esto de forma brillante, a mano, durante toda su carrera. Eso no se logra diciéndoles que son obsoletos. Se logra mostrándoles lo que no podían ver.

El problema de los datos sucios

La otra barrera de la que nadie habla son los datos. Los agentes de RL son voraces. Google tuvo el lujo de contar con un repositorio unificado de cada TPU jamás diseñada. La mayoría de las empresas de semiconductores tienen diseños heredados dispersos por servidores, en distintos formatos de archivo —LEF/DEF, GDSII—, con convenciones de nomenclatura inconsistentes y documentación incompleta.

En Veriprajna, una parte importante de lo que construimos es la infraestructura de datos: ingerir archivos de diseño heredados, limpiarlos y normalizarlos, convertirlos en conjuntos de datos de entrenamiento. El historial de tape-outs de una empresa —cada decisión de diseño, cada corrección de temporización, cada solución alternativa de congestión de la última década— se convierte en un activo competitivo cuando está estructurado adecuadamente. Lo llamamos el Cerebro Corporativo, y es el foso que hace que el aprendizaje por transferencia funcione para empresas que no son Google.

Cómo es realmente la era post-Moore

Esta es mi convicción, dicha con claridad: si no podemos hacer los transistores mucho más pequeños, tenemos que disponerlos de forma mucho más inteligente. Esa es la nueva ley de escalado. No el escalado litográfico. El escalado de la complejidad. Y la única herramienta capaz de navegar la explosión combinatoria del diseño de chips moderno es una inteligencia que aprende, recuerda y transfiere conocimiento a través de los diseños.

El equipo de diseño de élite del futuro no son cincuenta ingenieros haciendo diseño manual. Son cinco ingenieros que guían una flota de agentes de RL en un clúster de GPU, revisando diseños alienígenas que superan cualquier cosa que un humano pudiera dibujar, y construyendo la base de conocimiento institucional que hace que cada chip sucesivo sea mejor que el anterior.

La Ley de Moore no murió por un fracaso de la física. Se estancó por un fracaso de la imaginación en el diseño. El aprendizaje por refuerzo es la imaginación que nos faltaba.

He observado esta transición desde lo bastante cerca como para sentir la resistencia y el entusiasmo en igual medida. Los ingenieros que la adoptan no son los que eran malos en su trabajo: son los mejores, los que siempre supieron que las herramientas los estaban frenando. Miran un diseño alienígena y no ven caos. Ven la respuesta que siempre habían estado buscando, plasmada en una geometría que sus manos nunca podrían haber dibujado.

El tablero está listo. Las piezas se mueven. Es hora de dejar jugar al agente.