אימות AI למוליכים למחצה & נכונות סיליקון

הצוות שלכם כבר משתמש במודלי שפה גדולים על Verilog. סוגי הבאגים שהוא לא מסוגל לתפוס הם אלה שהורגים את הסיליקון.

מחקר Wilson Research Group / Siemens EDA Functional Verification לשנת 2024 העמיד את הצלחת הסיליקון הראשון על 14%, המספר הנמוך ביותר בעשרים שנות מעקב. בשנת 2020 הוא היה 32%. הסיבה אינה הנדסה עצלה. זוהי מורכבות שעוקפת את כלי האימות, מפרט שמשתנה מהר יותר מה-testbench, וסוג חדש של כשל שמודלי שפה גדולים כלליים מכניסים ל-RTL. אנחנו רואים חמישה מצבי הזיה בקוד HDL שהתעשייה עדיין לא נתנה להם שם ברור.

מחלקה 1

הזיה תחבירית

קוד שאינו מתקמפל. נתפס על ידי Verilator, Icarus, או חזית הסינתזה תוך שניות. זוהי המחלקה שהתעשייה כבר יודעת לטפל בה.

מחלקה 2

הזיה סמנטית (blocking לעומת non-blocking)

מודלי שפה גדולים שאומנו על Python ו-C כותבים Verilog כאילו הפקודות מתבצעות באופן סדרתי. הם משתמשים בהשמות blocking (=) בתוך בלוקי always_ff ממוקצבי-שעון שבהם נדרשת השמה non-blocking (<=). הסימולטור עשוי לתזמן אירועים בסדר שמסווה את ה-race. הסינתזה מייצרת לוגיקה שונה. הסיליקון נכנס לקיפאון (deadlock).

// מה שה-LLM כתב. מדמה "בסדר" בחלק מהסימולטורים.
always_ff @(posedge clk) begin
  stage2 = stage1;  // blocking
  stage3 = stage2;  // כעת רואה את stage2 החדש, לא את הישן
end
// המתכנן רצה צינור (pipeline) של 2 מחזורים. הסיליקון נשלח עם מעקף של מחזור אחד.

מחלקה 3

הזיית פרוטוקול (AXI, AHB, TileLink, PCIe)

הקוד מתקמפל ועובר 90% מהבדיקות המכוונות. ואז הוא קובע (asserts) WVALID לפני AWREADY, או מחזיק VALID גבוה תוך כדי היפוך נתונים, או מפר תת-סעיף קבור בעמוד 84 של מפרט AMBA. השבב עובד על מערך הבדיקה הפנימי ונתקע ברגע שהוא מחובר לבקר זיכרון של צד שלישי. אנחנו תופסים את זה עם ספריות SVA מאומתות-מראש לכל פרוטוקול, לא עם עוד מחזורי סימולציה.

מחלקה 4

הזיית ריקנות (vacuity) (המסוכנת)

ה-LLM מייצר תכונת SVA. מנוע ה-formal מוכיח אותה. אתם שולחים. התכונה הייתה נכונה באופן טריוויאלי כי התנאי המקדים (antecedent) לעולם לא מתרחש. זה גרוע יותר מאי-אימות, כי יש לכם תעודה שאומרת "מוכח" על תכנון מלא בבאגים. כל זרימת formal שאינה מריצה בדיקות vacuity היא הצגה. Siemens מזהירה מפני זה מאז 2017 והתחום עדיין שולח כלים בלעדיה.

// תכונת "grant follows request" שנוצרה על ידי LLM
property p_grant;
  @(posedge clk) req |-> ##[1:$] gnt;
endproperty
// אם ה-LLM גם הגדיר assume שמכריח req = 0 תמיד,
// מנוע ה-formal "מוכיח" את התכונה הזו במילישניות.
// ה-arbiter האמיתי שבור. התעודה חסרת ערך.

מחלקה 5

נקודה עיוורת של CDC / metastability

מודלי שפה גדולים רואים שמות אותות, לא תחומי שעון. הם מחברים אות מתחום מעבד 2 GHz ישירות ל-flop בתחום היקפי של 400 MHz, מדלגים על מסנכרן הפליפ-פלופ הכפול, והסימולציה לא יכולה לתפוס את זה כי סימולציית RTL אינה מדמה metastability. Accellera פתחה תקן יכולת-פעולה הדדית של CDC/RDC/Glitch ב-2024 דווקא משום שהפיצול בין SpyGlass, Questa CDC, ו-Conformal CDC שבר את ה-sign-off.

למה זה משנה בדולרים: 70% מהייצורים החוזרים נגרמים משינויי מפרט, לא מבאגי לוגיקה טהורים (נתוני Wilson / Siemens 2024). אז זרימת אימות שתופסת רק באגי לוגיקה מטפלת בתת-קבוצה בלבד. מחלקות 2 עד 5 לעיל הן תת-הקבוצה שעדיין מפוצצת tape-outs, כי הן עוקפות את הסימולציה ומופיעות רק בסיליקון. ייצור חוזר ב-5 ננומטר עולה $10M במסכות בתוספת החלקה של 3 עד 6 חודשים בלוח הזמנים. במחזור מוצר של 18 חודשים, החלקה של 6 חודשים יכולה למחוק מחצית מההכנסות לאורך חיי המוצר.

נוף הספקים שמתוכו מנהל DV של חברת fabless בוחר בפועל

החלופות האמיתיות שלכם אינן תיאורטיות. הן שלושת ענקי ה-EDA (שלהם אתם כמעט בוודאות כבר משלמים), שש סטארטאפים של AI אג'נטי במימון נדיב שמפצירים בכם ב-DVCon וב-DAC, אינטגרטורים של מערכות מ-Big 4, ויועצי formal מומחים. אין לנו מוצר למכור מולם. אנחנו עוזרים לכם לבחור, לשלב ולהפעיל את השילוב הנכון.

אפשרות	מה הם עושים בפועל	חוזקות	פערים כנים
Cadence JasperGold, Cerebrus AI Studio, ChipStack Super Agent	מנוע formal ברמת תקן הזהב. מימוש דיגיטלי מרובה-בלוקים מונע-RL. סוכן-על של AI אג'נטי הוכרז בפברואר 2026.	JasperGold הוא כלי ה-formal הייחוס. אינטגרציה עמוקה עם בתי-יציקה. ~30% משוק ה-EDA.	תמחור הבסיס ההיסטורי של JasperGold ($225K בסיס + $45K לכל מושב) מחוץ להישג ידם של רוב סטארטאפי ה-RISC-V / מאיצי ה-AI בשלבים מוקדמים. תכונות אג'נטיות שמתמקדות בענן (cloud-first) אינן עומדות בדרישות on-prem רגישות-IP.
Synopsys VC Formal, DSO.ai, AgentEngineer	זרימת עבודה אג'נטית L4 (AgentEngineer, מרץ 2026), נטענת פרודוקטיביות פי 2 עד 5. חקר מרחב תכנון מבוסס-RL. רכישת Ansys בסך $35B מוסיפה מולטי-פיזיקה.	בסיס הלקוחות העמוק ביותר. לכל חברת fabless גדולה כבר יש חוזה VC Formal. AgentEngineer הוא מערך ה-AI האג'נטי האמין ביותר של ספק כיום.	זרימות מותאמות אישית בעלות דעה נחרצת אינן העסק שלהם. הם לא יגידו לכם להשתמש במודל פתוח-משקלים או ב-SymbiYosys. חנויות קטנות מקבלות תשומת לב מתבניתית.
Siemens EDA Questa Formal, Questa CDC, Catapult HLS	זיכיון Questa formal ו-CDC חזק. מפרסמת את מחקר Wilson. רקורד ISO 26262 הרכבי העמוק ביותר.	מומחיות בהסמכה רכבית. סיפור CDC / RDC טוב. חבילות הסמכת כלים מוכנות.	סיפור ה-AI האג'נטי מפגר אחרי Cadence ו-Synopsys. פחות מיקוד באקוסיסטם RISC-V.
ChipAgents $74M בסך הכל, פברואר 2026	תכנון ואימות RTL מרובה-סוכנים. הדגמת DVCon 2026 של ניתוח שורש-סיבה (Root Cause Analysis) מרובה-סוכנים ללא אדם במעגל.	סיפור ה-AI האג'נטי הטהור החזק ביותר. Matter Ventures (מגובת TSMC), Bessemer, Micron, MediaTek, Ericsson בטבלת ההון.	פלטפורמת ענן. מסלול הפריסה ל-on-prem / מנותק-אוויר (air-gapped) אינו ברור עבור לקוחות רגישי-IP. האינטגרציה לזרימת sign-off קיימת של Jenkins/CI עדיין נעשית עצמאית (DIY).
Normal Computing $85M+ בסך הכל, מרץ 2026	פורמליזציה-אוטומטית: LLM מתרגם את כוונת המהנדס לתכונות formal ומוכיח אותן. Samsung Catalyst הוביל את הסבב האחרון. תוכנית ARIA Scaling Compute.	העמית הקרוב ביותר בתזה של LLM + formal. טוענת שמחצית מ-10 חברות תכנון המוליכים למחצה המובילות משתמשות ב-Normal EDA. סיפקה סיליקון אמיתי (CN101).	מוצר, לא ייעוץ. לא מתאים אם אתם זקוקים לכוונון עדין מותאם אישית על קורפוס ה-RTL הקנייני שלכם או לאינטגרציה לזרימה מדור-קודם שלא תעקרו.
Axiomise ייעוץ formal מומחה	אפליקציית formalISA נפרסה ב-Ibex, CVA6, cheriot-ibex, 0riscy, cv32e40p, WARP-V. מצאה 65+ באגים ב-Ibex כולל שישה באגי הסתעפות ביחידת-ניפוי (debug-unit).	הרקורד האמין ביותר של אימות formal ל-RISC-V בתעשייה. מציאות באגים אמיתיות, ניתנות לפרסום. מומחיות ISA עמוקה.	צוות קטן. רק שיטות formal; אין ייצור SVA בסיוע-LLM, אין סיפור LLM on-prem, אין אינטגרציה עם גל ה-AI האג'נטי.
Big 4 / אינטגרטורי מערכות גדולים Accenture, Deloitte, Wipro, HCL	מערכי שירותי VLSI / אימות גדולים. כוח אדם זמין על המדף.	קנה מידה. אספקה offshore. MSA קיים עם הרכש שלכם.	כלכלת body-shop. ארכיטקטורת אימות AI בעלת דעה נחרצת אינה העסק שלהם. השותף שמכר לכם את ההתקשרות מעולם לא כתב תכונת SVA בחייו.
Veriprajna בנייה מותאמת ניטרלית-ספק	כיוון עדין של LLM coder פתוח-משקלים על קורפוס ה-RTL שלכם, עטיפתו סביב כל מנוע formal שכבר ברשותכם, חיווטו ל-Jenkins/CI שלכם, הוספת מדדי vacuity וכיסוי. הכל על החומרה שלכם.	אין מוצר לדחוף. on-prem / מנותק-אוויר כברירת מחדל. RISC-V, AXI4, ניפוי RISC-V, וכלכלת כיסוי formal הם אזור הנוחות שלנו. כנים לגבי מה ש-formal יכול ולא יכול לעשות.	אנחנו לא מחליפים את מנוע ה-formal שלכם. אנחנו לא שולחים כלי ISO 26262 מוסמך משלנו. סחיפת מפרט ושינוי ארגוני הן בעיות שייעוץ אינו יכול לפתור; אנחנו יכולים רק לתכנן סביבן.

מידע על תמחור, מימון ומוצרים משקף גילויים פומביים עד תחילת 2026. תמיד אמתו את התנאים הנוכחיים ישירות מול כל ספק.

מה אנחנו בונים

כל התקשרות מותאמת אישית. אלה חמש הצורות שרוב לקוחות ה-fabless מבקשים בסופו של דבר, והבחירות בעלות הדעה הנחרצת שאנחנו עושים בתוך כל אחת.

1. שכבת חיבור LLM on-prem + formal

מודל coder פתוח-משקלים מכוון-עדין (Qwen 2.5 Coder, DeepSeek Coder, Llama 3.3, או Mistral Large) הפועל על אשכול H100 או H200 משלכם, עטוף סביב כל מנוע formal שכבר ברשותכם. שום RTL לא יוצא אי פעם מהרשת שלכם.

מה אנחנו שולפים אליו: vLLM להסקה, מתאמי LoRA לכל משפחת IP כך שמשקלי הבסיס נשארים משותפים, RAG מקומי על מסמכי המפרט וההיסטוריה של באגים קודמים, שכבת תזמור דקה שקוראת ל-JasperGold, VC Formal, Questa Formal, או SymbiYosys דרך ממשקי ה-Tcl/Python שלהם. ה-LLM לעולם לא מריץ את הפותר (solver). הוא כותב תכונות ומפרש דוגמאות-נגד (counter-examples).

למה זה לא API מתארח: כי ה-RTL שלכם הוא IP יקר-המציאות וה-CISO שלכם לא חותם על הסכם עיבוד נתונים עם סטארטאפ אמריקאי או אירופי שנוסד בשנה שעברה.

2. מערך formal של RISC-V וספריית SVA

ספריות assertion של SystemVerilog בנויות-מראש לתאימות AXI4, AXI4-Lite, APB, AHB, ו-TileLink, בתוספת זיהוי hazard בצינור RISC-V, ניהול scoreboard של יחידת Load-Store, נכונות יחידת ניפוי, ובדיקת גישת CSR, מכווננות ל-ISA המורחב המותאם אישית שלכם.

נקודת הייחוס: Axiomise מצאה 65+ באגים בליבת Ibex דרך formal, כולל שישה באגי הסתעפות ביחידת-ניפוי שהסימולציה החמיצה. formal עובד על RISC-V. צוואר הבקבוק הוא המחסור במהנדסים שיכולים לכתוב את ה-assertions. אנחנו בונים את הספרייה כך שהצוות שלכם לא יצטרך.

הסתייגות כנה: ספריית assertion אצורה אמינה יותר מייצור LLM מאפס אבל עדיין אינה יכולה להוכיח היעדרות של כל סוג באג. אנחנו משלבים אותה עם ניתוח כיסוי מבוסס-COI (cone of influence) ומבוסס-מוטציות.

3. בחירת כלים וניסוי-חלוץ ניטרלי-ספק

מנהל ה-DV שלכם מקבל הצעות מ-ChipAgents, Normal Computing, MooresLabAI, Silimate, Bronco AI, ומוצרי ה-AI האג'נטי הפנימיים של Cadence ו-Synopsys. שישה מוצרים, שש טענות שונות, אפס benchmarks עצמאיים על ה-RTL האמיתי שלכם.

מה אנחנו עושים: מריצים תחרות (bake-off) מובנית בת ארבעה שבועות על בסיס הקוד שלכם תחת NDA. אותה חבילת בדיקות, אותו תקציב באגים, אותם יעדי כיסוי. דוח כן שמשווה את שיעור מציאת הבאגים, שיעור החיובי-השגוי, מאמץ ההקמה, חוב האינטגרציה, ותנאי התמחור שכל ספק הציע לכם בפועל.

למה קונים סומכים עלינו בזה: אנחנו לא משווקים מחדש אף אחד מהמוצרים האלה. אם התשובה הנכונה היא "הישארו עם JasperGold והוסיפו סיוע LLM דק," נגיד זאת.

4. סקירת RTL אג'נטית ב-CI שלכם

כל pull request שנוגע ב-RTL נסקר על ידי צינור מרובה-סוכנים לפני שאדם מסתכל עליו. סוכן אחד מבצע lint ובודק סגנון. סוכן שני מריץ סט תכונות formal הנגזר מהקבצים ששונו. סוכן שלישי בודק נתיבי CDC ו-RDC. סוכן רביעי מייצר סיכום קריא-לאדם עם עקבות דוגמאות-נגד היכן שתכונות נכשלו.

בחירה בעלת דעה נחרצת: אנחנו מריצים את הסוכנים בתוך ה-CI הקיים שלכם (Jenkins, GitLab, BuildKite, מה שלא יהיה). אנחנו לא מחליפים את ה-CI שלכם בפלטפורמה חדשה. הסוכנים הם שירותים שהצינור קורא להם. כשאתם מפטרים אותנו, אתם שומרים את הצינור.

מה אנחנו מסרבים לבנות: סוכן שממזג RTL באופן אוטומטי ללא סקירת אדם. סיליקון אינו מיקרו-שירות. אי אפשר לשלוח hotfix לשבב.

5. תכנון רצפה מודע-תרמית של Chiplet / 3D-IC (למיקום RL, כשמתאים)

זהו המקום היחיד שבו אנחנו חושבים שלמידת חיזוק (reinforcement learning) למיקום שווה באמת פריסה. הקיימים (Cadence Cerebrus, Synopsys DSO.ai) מכווננים ל-SoC מונוליתיים דו-ממדיים. גל ה-chiplet / UCIe פתח סוג חדש של בעיית תכנון-רצפה (אורך חוט בין-chiplet, ערימה תרמית, מגבלות מרווח bump) שבו הכלים הציבוריים אינם בשלים.

מה אנחנו בונים: מתכנן-רצפה היברידי של simulated-annealing + RL מעל OpenROAD לשלב חלוקת ה-chiplet, עם מגבלות תרמיות כמונח-תגמול ממדרגה ראשונה. נמדד מול תוצאות ISPD / ICCAD שפורסמו לפני שאנחנו נוגעים בתכנון שלכם.

אנחנו מכירים בפולמוס AlphaChip באופן ישיר. ביקורתו של Igor Markov מ-2023 הראתה ש-Google Circuit Training לקח 32 שעות במקום ש-simulated annealing מכוונן לקח 12.5 שעות וכלי מסחרי של Cadence לקח 0.05 שעות. אנחנו לא מציעים RL כתחליף ל-SA מכוונן בבעיות מובנות-היטב. אנחנו משתמשים בו היכן שמרחב התכנון חדש באמת ולאינטואיציה אנושית אין priors להסתמך עליהם.

איך אנחנו עובדים

כל התקשרות מתחילה בשלב תיחום בן שבועיים על בלוק קטן מה-RTL שלכם לפני שאנחנו נוגעים במשהו גדול יותר. אנחנו מעדיפים לפרוש בשבוע השני מאשר לשרוף את לוח הזמנים שלכם על התאמה גרועה. קצב טיפוסי לבנייה מלאה.

תיחום · שבועיים

קוראים את המפרט שלכם, עוברים על הזרימה הקיימת שלכם, בוחרים בלוק מייצג אחד (לעיתים קרובות ממשק bus, arbiter, או שלב צינור RISC-V יחיד) ומריצים עליו את מערך ה-formal הבסיסי שלנו. פלט: דוח כתוב עם סוגי הבאגים שאנחנו רואים, ה-assertions שהיינו בונים, ואומדן עלות להתקשרות המלאה. אם התשובה היא "כדאי שתמשיכו לעשות מה שאתם עושים," אנחנו אומרים זאת ומחייבים רק על השבועיים.

תשתית · 4 עד 6 שבועות

מערך LLM on-prem נפרס על האשכול שלכם. מודל בסיס מכוון-עדין עם מתאמי LoRA על קורפוס ה-RTL שלכם. RAG מאונדקס על המפרטים ומסד נתוני הבאגים הקודם שלכם. חיבורים למנוע ה-formal שלכם, ל-Jenkins/CI שלכם, ולמערכת מעקב התקלות שלכם. אנחנו מציידים הכל במדדי כיסוי הוכחה, vacuity, ועומק-חסום מהיום הראשון.

ספריית assertion והרצה ראשונית · 6 עד 10 שבועות

אנחנו ממירים או כותבים את ספריית ה-SVA (תאימות פרוטוקול, צינור, CDC) ל-3 עד 5 בלוקי ה-IP המובילים שלכם. אנחנו מריצים את ה-regression של ה-formal. אנחנו ממיינים ממצאים עם מנהל ה-DV שלכם. הצוות שלכם הוא הבעלים של כל assertion בסוף השלב. אין קופסאות שחורות.

מסירה · 2 עד 4 שבועות

המהנדסים שלכם מריצים את הזרימה לשני sprints מלאים בעוד אנחנו צופים. אנחנו מתעדים כל בחירה בעלת דעה נחרצת שעשינו כדי שהאדם הבא יוכל להבין מדוע. אנחנו יוצאים. retainer אופציונלי לכיוון regression אם אתם מעדיפים.

לוחות הזמנים הם טווחים כנים, לא מספרי מכירות. בלוק צינור דו-שלבי יכול להסתיים בשלושה שבועות. ליבת RISC-V מלאה עם הרחבות מותאמות אישית רצה קרוב יותר לחמישה חודשים. אנחנו אומרים זאת מראש ואנחנו לא דוחקים כדי לעמוד בתאריך מלאכותי.

מחשבון חשיפת ייצור חוזר

שלושה קלטים. אומר לכם את חשיפת עלות המסכה, ההחלקה הצפויה בלוח הזמנים, וההכנסות-בסיכון בייצור חוזר אחד של סיליקון בצומת (node) שלכם. המספרים מגיעים ממחקר Wilson Research Group / Siemens לשנת 2024, נתוני עלות מסכה עדכניים של SemiAnalysis, ומחזורי מוצר טיפוסיים של 18 חודשים. השתמשו בו בסקירת מוכנות ה-tape-out הבאה שלכם. התוצאה ממליצה על פעולות ספציפיות שתוכלו לנקוט בלי לשכור אותנו.

צומת תהליך (process node)

יעד הכנסות שנתי למוצר זה ($M)

מהנדסי אימות formal ייעודיים

שאלות שמנהלי DV ומנהלי CTO באמת שואלים

אלה שאלות אמיתיות מלקוחות fabless ו-RISC-V. כל תשובה מוסיפה עומק שאינו מכוסה בסעיפים לעיל.

האם RTL או GDSII כלשהו יוצא מהרשת שלנו?

לא. כל ארכיטקטורת פריסה שאנחנו שולחים פועלת על החומרה שלכם. משקלי מודל מכווני-עדין חיים על האשכול שלכם. מתאמי LoRA עם הכיוון הספציפי-IP שלכם חיים מאחורי חומת האש שלכם. הסקת vLLM פועלת על ה-GPUs שלכם. RAG מאנדקס את מסמכי המפרט שלכם ממאגר המסמכים שלכם. המהנדסים שלנו ניגשים לסביבה דרך ה-VPN וה-SSO הסטנדרטיים שלכם עם רישום ביקורת. עבור לקוחות הגנה, תעופה ו-SCIF אנחנו שולחים את כל המערך בחבילות עדכון מנותקות (offline) חתומות ואיננו דורשים שום חיבור יוצא מהסביבה. החריג היחיד הוא הורדת מודל הבסיס הראשונית, שנעשית על מערכת לא-מסווגת ואז מועברת פנימה. אם אתם זקוקים לניתוק-אוויר מחמיר מזה, עשינו זאת.

איך אנחנו יודעים שה-assertions שנוצרו על ידי LLM אינם vacuous?

Vacuity הוא מצב הכשל שאנחנו דואגים לו ביותר, וזו הסיבה שכל זרימת formal שאנחנו שולחים מריצה בדיקה תלת-שכבתית. ראשית, בדיקת ה-vacuity המקורית של מנוע ה-formal (ל-JasperGold ול-VC Formal לשניהם יש כזו; SymbiYosys זקוק לעטיפה שאנחנו מספקים). שנית, בדיקת שפיות מבוססת-מוטציה שבה אנחנו מזריקים באג לתכנון ומאשרים שה-assertion נורה. assertion שעובר vacuity אך אינו תופס באגים מוזרקים אינו קונה לכם דבר. שלישית, דוח COI (cone of influence) שמראה בדיוק אילו אותות כל תכונה מגיעה אליהם. אם לתכונה יש COI ריק היא קוד מת ואנחנו מוחקים אותה. אלה אותם מדדים ש-Siemens מפרסמת עליהם ב-Verification Horizons מאז 2017 ואנחנו מתייחסים אליהם כאל דרישת סף.

אנחנו לקוח רכב שמכוון ל-ISO 26262 ASIL D. האם נוכל להשתמש בזרימה הזו ל-sign-off?

לא ישירות ל-sign-off, ואנחנו לא נעמיד פנים אחרת. ISO 26262 דורש הסמכת כלי (TCL2 או TCL3 בהתאם לאופן שבו אתם משתמשים בכלי) עם חבילת הסמכה מתועדת. Synopsys, Cadence ו-Siemens כולן שולחות זרימות מוסמכות; כלי מותאם אישית בסיוע-LLM אינו ברשימה הזו. מה שאנחנו כן בונים ללקוחות רכב הוא שכבת סיוע-AI שפועלת לצד הכלי המוסמך, לא במקומו. הכלי המוסמך עדיין מייצר את ראיות ה-sign-off. השכבה שלנו מאיצה את כתיבת ה-assertions, סוקרת תכונות ל-vacuity, ומסמנת נתיבי CDC לבדיקה אנושית. שרשרת ההסמכה על הכלי החתום שלכם נשארת ללא שינוי. לקוחות ASIL D צריכים גם לתכנן סקירת עצמאות מתועדת בין שכבת הסיוע לבין האימות המוסמך, שאנחנו עוזרים לכם לבנות.

למה שלא פשוט נקנה את ChipAgents או Normal Computing במקום?

אולי תקנו. שניהם ממומנים היטב, אמינים טכנית, ויש להם לקוחות אמיתיים. הסיבה שצוותים מגיעים אלינו אחרי שהעריכו אותם היא בדרך כלל אחד משלושה דברים. ראשית, מודל הפריסה בענן לא עבר את סקירת האבטחה שלהם (נפוץ). שנית, הם היו זקוקים לכוונון עדין על ISA מותאם-הרחבה קנייני שצוות המוצר לא יכול היה לתעדף. שלישית, הם רצו אינטגרציה מותאמת אישית לזרימת Jenkins / regression / sign-off קיימת שצוות המוצר אינו יכול לתמוך בה ללא התקשרות שירותים מקצועיים בני שש ספרות. אם אף אחד מאלה לא חל עליכם, המוצר כנראה התשובה הנכונה ואנחנו נגיד זאת. אם הם כן חלים, אנחנו בונים את השכבה המותאמת אישית ומשאירים אתכם עם מערכת שהמהנדסים שלכם יכולים לתחזק. בניסויי-חלוץ, אנחנו ממליצים להעמיד את כל שלוש האפשרויות על אותו RTL למשך ארבעה שבועות. התחרות (bake-off) זולה בהשוואה להימור שגוי.

מה העמדה שלכם בפולמוס AlphaChip / Markov למיקום RL?

אנחנו חושבים שביקורתו של Igor Markov הייתה נכונה טכנית לגבי המספרים הספציפיים. Google Circuit Training ב-32 שעות לעומת simulated annealing מכוונן ב-12.5 שעות וכלי מסחרי של Cadence ב-0.05 שעות אינו סיפור של RL מנצח את המיקום עבור SoC מרכזיים. זה לא אומר ש-RL חסר תועלת לסיליקון. זה אומר שהמסגור של 2020 היה שגוי. המקומות שבהם אנחנו חושבים שמיקום RL מצדיק את החישוב שלו כיום הם תכנון-רצפה של chiplet ו-3D-IC היכן שמרחב התכנון חדש באמת, פריסה אנלוגית מודעת-תרמית היכן שהכלים הקיימים חלשים, ולמידת העברה (transfer learning) על פני משפחות IP של RISC-V קרובות זו לזו שבהן סוכן שאומן על הדור הקודם שלכם נותן לכם התחלה חמה. אנחנו לא מציעים מיקום RL מול DSO.ai או Cerebrus על SoC דיגיטלי מונוליתי ב-5 ננומטר. זה קרב שהיינו מפסידים ואתם הייתם משלמים עליו.

איך אתם מתמודדים עם העובדה ש-70% מהייצורים החוזרים מגיעים משינויי מפרט, לא מבאגי לוגיקה?

בכנות, זו הבעיה הקשה ביותר באימות ואין כלי AI שפותר אותה באופן נקי. מה שאנחנו עושים זה להתייחס למפרט כקלט ממדרגה ראשונה לזרימת האימות. ה-LLM צופה במאגר המפרט (Confluence, Google Docs, Git, מה שלא תשתמשו בו) ומסמן תכונות שההנחה הבסיסית שלהן השתנתה. כשסוקר מסמן מקטע במפרט כמתוקן, התכונות התלויות מורצות מחדש אוטומטית ודוח ההפרש (delta) הולך למנהל ה-DV לפני שה-regression הבא נסגר. זה לא מבטל סחיפת מפרט. שום דבר לא. זה הופך את הסחיפה לגלויה תוך שעות במקום בסיליקון. הניצחון הגדול ביותר שאנחנו רואים בזה הוא תפיסת "המפרט השתנה לפני שני sprints ואף אחד לא הריץ מחדש את תכונות ה-formal המושפעות" לפני שזה מתפשט דרך ההיררכיה.

כבר יש לנו JasperGold. האם כדאי שנחליף אותו?

לא. JasperGold הוא מנוע ה-formal המסחרי הטוב ביותר ואנחנו משתמשים בו כשהלקוח כבר מחזיק בו. מה שאנחנו מוסיפים זה את שכבת הסיוע-LLM מעליו (ייצור assertions, פירוש דוגמאות-נגד, בדיקות שפיות vacuity) ואינטגרציית CI שרוב הצוותים לא לקחו את הזמן לבנות באופן נקי. התשואה על השקעת ה-JasperGold הקיימת שלכם עולה, לא יורדת. אם אין לכם JasperGold ואינכם יכולים להצדיק את תמחור הבסיס + לכל-מושב, אנחנו בדרך כלל נמליץ על היברידי של Questa Formal (זול יותר לכל מושב) ל-regression בכמות ו-SymbiYosys (קוד פתוח) לניפוי תכונות אוטומטי. שלחנו את המערך הזה לסטארטאפי IP של RISC-V שבהם רכישת JasperGold לא הייתה אופציה.

לכמה קטן יכול צוות להיות כדי שזה יעבוד?

בנינו זרימות שימושיות לסטארטאפ IP של RISC-V בן 6 אנשים ובנינו לחברת מאיצי AI בת 400 איש. הגבול התחתון הוא נוכחות של לפחות מהנדס אחד שנוח לו לקרוא SVA ולפרש עקבת דוגמת-נגד formal. אם אף אחד בצוות לא יכול לקרוא תכונת SVA, שום זרימה בסיוע-LLM לא תסגור את הפער הזה, וכדאי שתשכרו או תקבלו בקבלנות את הכישור הזה לפני שתתקשרו אתנו או עם כל אחד אחר. מעבר לבסיס הזה, ההתקשרות מתכווננת לפי כמה RTL בתחום. בלוק ממשק-bus יחיד הוא עבודה של שישה שבועות. ליבת RISC-V מלאה עם הרחבות מותאמות אישית ומארג חיבור (interconnect) היא ארבעה עד שישה חודשים.

שיעור הצלחת הסיליקון הראשון שלכם הוא 14%. החשבון על RTL שנוצר על ידי LLM גרוע יותר.