גשר בין בינה מלאכותית הסתברותית לנכונות דטרמיניסטית של חומרה
תעשיית המוליכים למחצה מתמודדת עם פרדוקס קריטי: מודלים שפתיים (LLM) מאיצים יצירת RTL, אך הזיות גורמות ל-respin של סיליקון בעלות של מעל 10 מיליון דולר. הבינה המלאכותית הנוירו-סימבולית של Veriprajna ממזגת את הכוח היצירתי של מודלים שפתיים גדולים עם הקפדנות המתמטית של אימות פורמלי.
בעיצוב חומרה, תחביר אינו סמנטיקה, וסבירות אינה נכונות. אנחנו לא רק מייצרים קוד — אנחנו מוכיחים את נכונותו לפני tape-out.
Veriprajna משרתת חברות fabless למוליכים למחצה, ספקי IP וצוותי מחקר ופיתוח המתמודדים עם המציאות הכלכלית שלפיה תנאי מירוץ אחד יכול לעלות יותר מתקציב הנדסה שנתי.
אי אפשר לתקן חומרה בדיעבד. באג לוגי אחד ב-tape-out פירושו מסכות בעלות של מעל 10 מיליון דולר, עיכובים של 6 חודשים ואובדן של 30-50% מהכנסות חיי המוצר. Veriprajna מקדימה את האימות (shift-left) — ומזהה באגים ב-100 דולר במקום 10 מיליון.
סיכוני Pipeline, באגי לוגיקת העברה והפרות CDC מציקות לליבות מותאמות אישית. ה-Formal Sandwich שלנו מאתר קיפאון (deadlock) ביחידות דיבוג ורעב AXI — באגים שחומקים מ-10,000 מחזורי סימולציה.
חלונות שוק נמשכים 18 חודשים. לפספס tape-out בשישה חודשים זה לפספס את הדור. מודלים שפתיים מבטיחים יצירת RTL מהירה פי 5 — אבל בלי אימות, אתם מחליפים מהירות בסיכון של בית קברות לסיליקון.
Veriprajna נוסדה על ריאליה כואבת: תנאי מירוץ אחד ב-arbiter של זיכרון גרם ל-respin בשווי 10 מיליון דולר ולעיכוב של שישה חודשים בשוק. זו לא הייתה כשל של אינטליגנציה — זה היה כשל של מתודולוגיית אימות.
צוות מוכשר ביותר השתמש בזרימות עבודה נתמכות LLM ליצירת arbiter של ממשק זיכרון במהירות גבוהה. הקוד:
שישה חודשים לאחר מכן הגיע הסיליקון הראשון. תחת התלכדות נדירה של ויסות תרמי ותעבורה ברוחב פס גבוה, ה-arbiter נקלע לקיפאון.
סט מסכות 5nm הושבת. נדרשות מסכות חדשות + ייצור מחדש.
דיבוג + תיקון + אימות מחדש + סינתזה מחדש + ייצור מחדש + אריזה.
חלון שוק שהוחמץ = אובדן של 30-50% מהרווח הגולמי לאורך חיי המוצר.
באג מדויק זה היה מתגלה תוך דקות עם אימות פורמלי. הפותר ה-SMT שלנו מאתר אוטומטית:
בעיצוב מוליכים למחצה, עלות הבאג גדלה פי 10 בכל שלב של מחזור חיי הפיתוח. הסלמה אקספוננציאלית זו הופכת באגים שלאחר-סיליקון לאיום קיומי.
| שלב פיתוח | שיטת זיהוי | עלות תיקון | פרופיל סיכון |
|---|---|---|---|
| עיצוב RTL | בדיקת המתכנן / Lint | ~100 דולר | זניח |
| אימות בלוק | סימולציית יחידה / בדיקות מכוונות | ~1,000 דולר | נמוך |
| אימות מערכת | אמולציית שבב מלא / רגרסיה | ~10,000 דולר | בינוני |
| לאחר-סיליקון (מעבדה) | לוחות אימות / מנתחי לוגיקה | ~10,000,000 דולר ומעלה | קטסטרופלי |
| בשטח | החזרת לקוח / קריאה חוזרת | ~100,000,000 דולר ומעלה | קיומי |
פתרונות "עוטפים" (GPT-4 + prompt מערכת ל-Verilog) פועלים רק בשלב עיצוב RTL. הם מעלים את מהירות יצירת הקוד מבלי להעלות את הקפדנות של האימות.
תוצאה:
באגים עדינים עוקפים אימות בלוק ומערכת → מתגלים בשלב שלאחר-סיליקון → עלות של מעל 10 מיליון דולר
אנחנו מקדימים את האימות. על ידי שילוב אימות פורמלי ישירות בלולאת היצירה, אנו מכריחים גילוי של באגי לוגיקה עמוקים כבר בשלב ה-100 דולר.
תוצאה:
תנאי מירוץ, קיפאונות והפרות פרוטוקול נתפסים לפני הסינתזה → מונע חבויות של מעל 10 מיליון דולר
אם מודלים שפתיים יכולים לעבור את בחינת לשכת עורכי הדין, מדוע הם נכשלים כישלון קטסטרופלי בתכנון שבבים? התשובה טמונה ב סטייה מהותית בין שפות תיאור תוכנה לשפות תיאור חומרה.
מודלים שפתיים מאומנים על Python/Java/C++ (ביצוע טורי). Verilog היא הצהרתית ומקבילית — כל משפט מתבצע במקביל. סדר שורות הקוד לרוב חסר משמעות.
חומרה מסתמכת על פרוטוקולים קפדניים (AXI, PCIe) עם כללים זמניים מורכבים. מודלים שפתיים "מדמים הבנה" באמצעות סטטיסטיקה — ומייצרים קוד שנראה נכון ב-90% אך מפר סעיפים נסתרים.
Verilog איכותי ב-GitHub קטן בסדרי גודל מ-Python. חלק ניכר ממנו הוא פרויקטים של סטודנטים המפרים אילוצי תזמון תעשייתיים. למודלים שפתיים חסר הקשר פיזי (קבצי SDC, לוגים של סינתזה).
הבאג: נתונים עוברים מ-stage1→stage3 במחזור אחד. התנהגות לא-דטרמיניסטית. אי-התאמת סינתזה.
התיקון: Non-blocking + תכונת SVA. הפותר הפורמלי מוכיח נכונות. ה-pipeline לוקח 2 מחזורים כמתוכנן.
ראו כיצד העלות של באג בודד מוכפלת פי 10 בכל שלב. כווננו פרמטרים כדי למדל את פרופיל הסיכון של התכנון שלכם.
גם אם Veriprajna מונעת רק תנאי מירוץ אחד מהגיעו לסיליקון, החיסכון (מעל 10 מיליון דולר) עולה פי 100 על עלות כל פלטפורמת האימות.
בזמן שמודלים שפתיים פועלים בתחום של הסתברות, אימות פורמלי פועל בתחום של הוכחה. Veriprajna מגשרת בין העולמות האלה עם בינה מלאכותית נוירו-סימבולית.
הגישה המסורתית: להריץ testbenches עם אלפי וקטורי בדיקה. אם לא מתרחשות תקלות — מניחים נכונות.
אנלוגיה:
לבדוק את הבלמים של מכונית על ידי נסיעה 1,000 הקפות סביב הרחוב. אבל מה אם הם נכשלים רק בגשם, ב-100 קמ"ש, עם הרדיו דלוק?
גישת Veriprajna: להמיר את התכנון לנוסחה מתמטית. להוכיח נכונות על פני כל המצבים האפשריים (2^N שילובים).
אנלוגיה:
שימוש בפיזיקה והנדסת מבנים לחישוב מגבלות מאמץ. מוכיח שבאף תנאי אפשרי הבלמים לא ייכשלו.
בלב המנוע של Veriprajna נמצאים פותרי SMT (Satisfiability Modulo Theories) כמו Z3 ו-CVC5. הם ממירים חומרה לנוסחאות בוליאניות ומחפשים דוגמאות נגד.
המרת Verilog לנוסחה בוליאנית עצומה (מופע SAT) המייצגת כל שער וכל flip-flop.
קבלת תכונה (assertion) וניסיון למצוא דוגמת נגד ששוברת אותה.
שימוש בהיוריסטיקות אלגבריות לסרוק את כל מרחב המצבים — את כל 2^N שילובי הקלט/מצב האפשריים.
UNSAT = הוכחת נכונות. SAT = באג נמצא, עם עקבת דוגמת נגד.
הפותר מוכיח ש לא קיים באג. התכנון מושלם מתמטית ביחס לתכונה זו.
הפותר מוצא רצף קלט ספציפי ש שובר את התכנון. מחזיר עקבת דוגמת נגד.
SVA מגדירה את ה"חוזה" של התנהגות החומרה. כתיבת ה-assertions האלה ידועה כקשה — ולכן הפריצה של Veriprajna היא שימוש ב-AI לכתיבת ה-assertions, ושימוש בכלים פורמליים לבדיקת הקוד של ה-AI.
ה-assertion הזה תופס הפרות פרוטוקול AXI4 שעוברות סימולציה אך גורמות לתקיעת שבב.
אנחנו לא "עוזר". אנחנו מנוע אימות נוירו-סימבולי שמבטיח נכונות-מכוח-בנייה באמצעות זרימת עבודה איטרטיבית קניינית.
LLM מכוונן עדינות המתמחה ב-Verilog/SystemVerilog. מטפל ב"מה" — פירוש כוונת האדם ויצירת RTL ראשוני + Assertions.
פותר SMT (מנוע אימות פורמלי). מטפל ב"כיצד" — הוכחת נכונות. משמש כשופט חסר פשרות לתפוקת השכבה העצבית.
המשתמש מספק את המפרט (טקסט, תמונות של דיאגרמות תזמון, צילומי מסך של גיליונות נתונים). סוכן ניתוח המפרט מפרק אותו לדרישות פונקציונליות.
ה-LLM יוצר שני ארטיפקטים המשלימים זה את זה במקביל:
Veriprajna מריצה מופע של אימות פורמלי ומנסה להוכיח את ארטיפקט A מול ארטיפקט B.
אם הפותר מוצא באג (SAT), הוא מפיק עקבת צורת גל. אנחנו מזינים בחזרה ל-LLM את דוגמת הנגד המתמטית הזאת.
הלולאה חוזרת אוטומטית עד שהתכנון מוכח כנכון (UNSAT). ללא התערבות אנושית.
אימות פורמלי עשוי להיות יקר חישובית לתכנונים גדולים. Veriprajna משתמשת בטכניקות הפשטה אוטומטיות:
לאמת לוגיקת דבק תוך התייחסות לבלוקים משניים גדולים (RAM, ALU) כקופסאות שחורות עם חוזי ממשק.
ניתוק נתיבי valid/ready לאימות בקרת זרימה באופן עצמאי מעיבוד הנתונים, מה שמפחית מורכבות.
להוכיח את התכונה עבור ערוץ אחד של router ולהסיק אותה מתמטית עבור כל N הערוצים.
המתודולוגיה של Veriprajna מיושמת על עיצוב מעבדי RISC-V — תחום שבו גם ליבות קוד פתוח שנבדקו בקפידה מכילות באגים שרק אימות פורמלי מוצא.
הליבה: Ibex (בשימוש ב-OpenTitan, שורש האמון החומרתי המאובטח)
הבאג:
האימות הפורמלי של Axiomise חשף: בקשת דיבוג שמגיעה במחזור ספציפי בזמן פקודת הסתעפות יכולה לגרום לליבה להיתקע או לבצע פקודה שגויה.
הליבה: PULP Platform (Parallel Ultra-Low Power)
הבאג:
רשת ה-AXI יכולה להשאיר master במצב רעב ללא הגבלה אם AWVALID ו-AWREADY מתקשרים בתבנית "עסוק" מסוימת. כשל חיות קלאסי.
כשמוטלת עליה ליצור LSU, Veriprajna יוצרת ומאמתת אוטומטית assertions עבור:
דרישת AXI4: valid חייב להישאר גבוה עד ready.
Scoreboarding: הקריאה חייבת להחזיר את הנתונים האחרונים שנכתבו.
חיות: ה-LSU חייבת בסופו של דבר להחזיר תגובה.
Veriprajna חלוצת המעבר מ- "עיצוב בסיוע מחשב" (CAD) אל "עיצוב אוטומטי מחשב" באמצעות מערכות רב-סוכנים ויצירה מועשרת בידע.
מעבר לאינטראקציות של prompt בודד אל זרימות עבודה אוטונומיות. כמה סוכנים מתמחים משתפים פעולה:
יצירה מועשרת-אחזור לא רק לקוד, אלא גם לידע תחומי:
ה-LLM אוחז את "כלל 34" של תקן הקידוד → מבטיח עמידה ללא הזיה.
היעד הסופי שלנו: להוריד את שיעור החמקה של באגים לקרוב לאפס עבור הלוגיקה המכוסה ב-assertions.
בעוד שפיזיקה אנלוגית תמיד תציב אתגרים, באגי לוגיקה הופכים בלתי אפשריים מתמטית:
מודלים שפתיים מאומנים בעיקר על שפות תכנות טוריות כמו Python ו-Java, אבל Verilog היא מקבילית והצהרתית, שבה כל משפט מתבצע במקביל. מודלים שפתיים מתבלבלים בין השמות blocking (=) ו-non-blocking (<=), ויוצרים קוד שבו נתונים עוברים את ה-pipeline במחזור אחד במקום שניים. קוד כזה מתקמפל, עובר סימולציה עם יותר מ-10,000 וקטורי בדיקה ואפילו tape-out מוצלח — ואז נתקע תחת התלכדויות נדירות של ויסות תרמי ותעבורה ברוחב פס גבוה בסיליקון הראשון.
ל-Formal Sandwich שתי שכבות: שכבה עצבית (LLM מכוונן עדינות) יוצרת במקביל קוד RTL ו-Assertions של SystemVerilog, בזמן ששכבה סימבולית (פותר SMT) מנסה להוכיח את הקוד מול ה-assertions. אם הפותר מוצא באג (תוצאת SAT), הוא מפיק עקבת דוגמת נגד בצורת גל שמוזנת בחזרה ל-LLM לתיקון אוטומטי. הלולאה חוזרת עד שהתכנון מוכח כנכון (UNSAT). בדיקות ריקנות מוודאות שה-assertions אינם נכונים באופן טריוויאלי, ו-Bounded Model Checking חוקר מרחבי מצבים בעומק 50-100 מחזורים.
כלל העשר קובע שעלות הבאג גדלה פי 10 בכל שלב עיצוב. באג שנתפס ב-RTL עולה כ-100 דולר לתיקון. אותו באג עולה 1,000 דולר באימות בלוק, 10,000 דולר באימות מערכת, ומעל 10 מיליון דולר לאחר-סיליקון, כולל סטי מסכות ועוד 6 חודשי עיכוב. 68% מהתכנונים דורשים לפחות respin אחד, והחמצת חלון שוק עלולה לעלות 30-50% מהרווח הגולמי לאורך חיי המוצר. מניעת תנאי מירוץ אחד בלבד מהגיעו לסיליקון חוסך יותר מעלות כל פלטפורמת האימות.
אפשר להשתמש בצ'אטבוט ולקוות לטוב .
או להשתמש ב- Veriprajna ולהוכיח את זה .
דוח הנדסי מלא: ארכיטקטורה נוירו-סימבולית, מכניקת פותרי SMT, Assertions של SystemVerilog, חידוד מונחה דוגמת-נגד, מקרי בוחן RISC-V, זרימות עבודה סוכניות, 36 ציטוטים אקדמיים.