Il chip che sembrava sbagliato era il migliore che avessimo mai visto

Stavo fissando il floorplan di un chip sul mio monitor alle 2 di notte, e il mio primo istinto fu che qualcosa fosse andato terribilmente storto.

Le macro di memoria erano sparse come se qualcuno avesse starnutito sulla tela. I cluster logici formavano ammassi amorfi che violavano ogni principio di progettazione che avevo interiorizzato in anni di studio delle architetture del silicio. Non c'erano colonne ordinate, né righe simmetriche, né una riconoscibile griglia "Manhattan" — solo quello che sembrava un caos organizzato.

Poi ho eseguito la simulazione. Lunghezza dei collegamenti: ridotta in modo significativo. Congestione: quasi inesistente. Chiusura temporale (timing closure): più pulita di qualsiasi cosa il nostro team avesse prodotto con strumenti convenzionali. Il layout che sembrava sbagliato era, per ogni metrica fisica che conta davvero, migliore.

Quello è stato il momento in cui ho capito — a livello viscerale, non solo intellettuale — che l'era della progettazione dei chip basata sull'intuito umano sta finendo. E che l'azienda che stavo costruendo, Veriprajna, era puntata esattamente sul problema giusto. Perché la Legge di Moore non sta morendo per mancanza di scoperte nella fisica. Sta morendo per mancanza di immaginazione. E il reinforcement learning ha un'immaginazione che noi non abbiamo.

Perché la Legge di Moore ha davvero smesso di funzionare?

La narrazione più diffusa è semplice: i transistor non possono rimpicciolirsi ulteriormente. Ed è in parte vero — ai nodi di processo da 3nm e 2nm si combatte contro il tunneling quantistico, le correnti di dispersione e una fisica termica che rende ogni ulteriore riduzione esponenzialmente più difficile e costosa.

Ma ecco ciò che la maggior parte delle persone non coglie: il transistor non è più il collo di bottiglia. Lo è il collegamento.

Nei chip moderni un segnale può attraversare una porta logica in picosecondi. Ma viaggiare attraverso le minuscole interconnessioni di rame che collegano tra loro i componenti? Questo richiede nanosecondi — ordini di grandezza in più. La resistenza e la capacità di quei fili microscopici dominano ormai sia il ritardo sia il consumo energetico. Il che significa che la disposizione geometrica dei componenti sul chip — il floorplan — è diventata il singolo fattore più importante per quanto veloce ed efficiente sarà quel chip.

Un floorplan scadente non può essere salvato da transistor più veloci. Il layout è la prestazione.

Questa è la parte che mi ha colpito di più quando abbiamo iniziato ad approfondire la ricerca. Per decenni l'industria ha trattato il floorplanning come un'attività a valle — importante, ma secondaria rispetto alle imprese eroiche della riduzione litografica. Ora che quella riduzione si è arenata, il floorplanning è l'intera partita. E gli strumenti che usiamo per giocarla risalgono agli anni '80.

L'algoritmo di 40 anni che fa funzionare il tuo telefono

Devo parlarti del Simulated Annealing, perché capire i suoi limiti significa capire perché l'IA conta qui.

Il Simulated Annealing — SA in breve — è l'algoritmo cardine dietro il piazzamento dei componenti nella maggior parte degli strumenti commerciali di Electronic Design Automation (EDA). È stato sviluppato negli anni '80, ispirato al processo metallurgico di riscaldare e raffreddare lentamente il metallo per eliminarne i difetti. L'algoritmo mescola casualmente i componenti, "raffreddandosi" gradualmente fino ad assestarsi su una soluzione.

Sembra elegante. Nella pratica ha due problemi fatali.

Primo, è privo di memoria. Ogni volta che esegui l'SA su un nuovo chip, riparte da zero. Non ha imparato nulla dall'ultimo chip che ha progettato, né da quello precedente. Immagina se ogni volta che un giocatore di scacchi si siede alla scacchiera dimenticasse ogni partita mai giocata. Questo è l'SA.

Secondo, resta intrappolato. Il paesaggio di ottimizzazione di un chip moderno — miliardi di transistor, migliaia di vincoli, obiettivi in conflitto tra potenza, prestazioni e area — è un terreno accidentato pieno di valli e creste. L'SA trova una valle e vi si accomoda, incapace di percepire che una valle molto più profonda esiste appena oltre la cresta. Si accontenta di "abbastanza buono" perché letteralmente non riesce a vedere "eccellente".

Ricordo una conversazione con un veterano ingegnere di progettazione fisica — oltre vent'anni nel settore — che mi disse, con evidente frustrazione: "Dopo ogni esecuzione dell'SA passo tre settimane a spostare manualmente le macro per correggere ciò che lo strumento ha sbagliato. Sono la squadra di pulizia per un algoritmo che non è cambiato in modo sostanziale da quando ero all'università."

Questo è il tetto cognitivo. Non solo i limiti dello strumento, ma il costo umano di compensarli. Team di ingegneri esperti che passano settimane a ottimizzare a mano i layout, bruciando mesi di calendario e milioni in stipendi, perché il motore di ottimizzazione al cuore del loro flusso di lavoro è architettonicamente incapace di trovare la risposta migliore.

E se la progettazione dei chip fosse un gioco?

Questo è il cambio di prospettiva che ha cambiato tutto per me.

Nel 2021 Google ha pubblicato un articolo su Nature che descrive AlphaChip — un agente di deep reinforcement learning che tratta il floorplanning dei chip non come un problema di ottimizzazione, ma come un gioco. La scacchiera è il die di silicio. I pezzi sono i componenti della netlist — blocchi di memoria, cluster logici, interfacce di I/O. Ogni mossa consiste nel collocare un componente in una coordinata specifica. Il punteggio è una combinazione delle qualità fisiche del layout finale: lunghezza dei collegamenti, congestione, timing, densità termica.

L'agente gioca questa partita milioni di volte. E impara.

Non regole empiriche. Non euristiche. Impara una policy — un'intuizione profonda e basata sul riconoscimento di pattern su dove dovrebbero andare le cose, sviluppata attraverso l'esperienza diretta con la fisica della funzione di costo. Impara che collocare i controller di memoria vicino all'I/O riduce la latenza. Impara che certi pattern di clustering per le unità aritmetiche minimizzano la congestione. Nessun essere umano ha programmato queste intuizioni. L'agente le ha scoperte perché veniva ricompensato per farlo.

Ho scritto dell'architettura tecnica che sta dietro tutto questo — le Edge-based Graph Neural Networks, la formulazione come Processo Decisionale di Markov, le funzioni di ricompensa — nel nostro whitepaper interattivo. Ma il dettaglio che mi ha lasciato di stucco non era la matematica. Era il transfer learning.

Quando Google ha pre-addestrato l'agente su un insieme eterogeneo di blocchi di chip — core TPU, controller di memoria, interfacce PCIe, progetti open-source RISC-V — l'agente non è semplicemente diventato bravo con quei chip specifici. Ha sviluppato principi generali di floorplanning. Di fronte a un blocco TPU completamente nuovo, mai visto, non è partito da zero. È partito con un'intuizione. Ed è arrivato a un layout sovrumano in ore, non settimane.

Il Simulated Annealing dimentica tutto dopo ogni esecuzione. L'agente RL diventa più intelligente a ogni chip che progetta.

Non è un miglioramento incrementale. È una specie diversa di strumento.

I layout alieni che funzionano davvero

È qui che la storia diventa davvero strana.

I progettisti umani di chip prediligono ciò che il settore chiama layout "Manhattan" — griglie rettilinee ordinate, blocchi di memoria in colonne ben allineate, logica in regioni rettangolari. Progettiamo così perché il nostro cervello ha bisogno di ordine visivo per gestire la complessità. La griglia non è ottimale per il flusso degli elettroni; è ottimale per la comprensione umana.

Gli agenti RL non hanno quel vincolo. La loro fedeltà è alla fisica, non all'estetica. E i layout che producono sembrano, francamente, alieni. Macro sparse in cluster irregolari. Nubi di logica senza alcun pattern geometrico riconoscibile. Il tipo di disposizione che farebbe convocare un ingegnere junior nell'ufficio del suo responsabile.

Ma quando simuli questi layout alieni, superano costantemente i progetti umani. Il "caos" è in realtà una forma superiore di ordine — un'iper-ottimizzazione che minimizza l'effettiva distanza euclidea delle reti di segnale critiche in modi che la rigida geometria umana non può raggiungere.

All'inizio ho avuto una discussione su questo con un membro del mio team. Ha guardato uno di questi layout e ha detto: "Questa è un'allucinazione. L'agente è confuso." Io ho risposto: "Esegui l'analisi dei tempi." L'ha fatto. Zero percorsi con slack negativo. L'agente aveva trovato una soluzione fisicamente superiore in ogni dimensione misurabile, ma esteticamente incomprensibile per un ingegnere esperto.

È il momento in cui abbiamo iniziato a chiamarlo l'effetto "defibrillatore". La Legge di Moore non è morta perché abbiamo esaurito la fisica. Si è arenata perché abbiamo esaurito l'immaginazione progettuale umana. L'agente RL inietta una vitalità non intuitiva e ottimale dal punto di vista fisico in un processo che era rimasto intrappolato per decenni negli schemi cognitivi umani.

Chi lo sta già usando — e quali sono i risultati?

I risultati interni di Google con AlphaChip sono impressionanti. Attraverso più generazioni di progettazione delle TPU — v5e, v5p e l'ultima generazione Trillium — l'agente è stato utilizzato su una proporzione crescente di blocchi di progetto. Google riferisce che AlphaChip ha contribuito a un aumento di 4,7 volte delle prestazioni di calcolo di picco e a un miglioramento del 67% dell'efficienza energetica nelle TPU Trillium rispetto alla generazione precedente.

Ma la convalida che conta di più per l'industria nel suo complesso è arrivata da MediaTek.

MediaTek è un'azienda di semiconduttori fabless che vende a terzi — non dispone del budget di calcolo infinito di Google né di un programma di chip interno. Vende nel mercato brutalmente competitivo degli smartphone Android, dove un miglioramento del 5% dell'autonomia della batteria o una riduzione del 2% delle dimensioni del die determina se vinci o perdi un design socket. Quando MediaTek ha adottato il floorplanning basato su RL per il suo SoC Dimensity 9400 e ha riportato +35% di prestazioni single-core, +40% di efficienza energetica e 2 volte il calcolo IA con il 33% di potenza in meno, l'industria ha preso nota. I dirigenti di MediaTek hanno attribuito esplicitamente il merito alla loro "smart EDA" e agli algoritmi RL per aver reso possibili i floorplan che hanno prodotto questi numeri — in particolare il piazzamento ottimizzato della cache L3 e delle gerarchie dei controller di memoria.

Samsung Foundry ha riferito di usare flussi analoghi guidati dall'IA per ridurre la potenza dell'8% su blocchi critici e migliorare il timing di oltre il 50% — in settimane anziché mesi. Docenti di Harvard, NYU e Georgia Tech hanno citato l'approccio di AlphaChip come una "pietra angolare" della moderna ricerca sulla progettazione dei chip.

Non è una curiosità da laboratorio. È silicio di produzione che viene spedito in milioni di dispositivi.

Cosa succede a livello microscopico?

La rivoluzione dell'RL non si ferma al piazzamento delle macro. Diventa frattale — fino in fondo, alle unità atomiche della progettazione digitale.

Il framework NVCell di NVIDIA applica il reinforcement learning al layout delle celle standard — la disposizione interna di transistor e cablaggi all'interno dei blocchi costitutivi di base come le porte NAND e i flip-flop. Ai nodi da 3nm e 2nm, le regole di progettazione per queste celle sono di una complessità estenuante. NVCell genera layout che sono nel 92% dei casi di area inferiore o uguale rispetto ai progetti esperti fatti a mano, con zero intervento umano.

L'effetto cumulativo qui è enorme. Se rimpicciolisci la libreria di celle standard stessa, ogni chip costruito con quella libreria diventa più piccolo ed efficiente. È un vantaggio moltiplicativo che si propaga attraverso l'intero ecosistema di progettazione.

Per l'analisi tecnica completa dell'architettura — comprese le formulazioni Edge-GNN, gli spazi di stato dell'MDP e la frontiera del routing — vedi il nostro articolo di ricerca.

Perché non puoi semplicemente comprarlo da Synopsys?

Me lo chiedono di continuo. Synopsys ha DSO.ai. Cadence ha Cerebrus. Gli operatori già affermati non stanno già risolvendo questo problema?

Ecco la distinzione che conta: quegli strumenti ottimizzano le manopole di motori esistenti. Non sostituiscono il motore.

Synopsys DSO.ai è uno strumento di esplorazione dello spazio di progetto — esegue il placer standard molte volte con diverse impostazioni dei parametri e sceglie il risultato migliore. Cadence Cerebrus usa il ML per ottimizzare i passaggi del flusso da RTL a GDSII. Entrambi sono validi. Nessuno dei due genera layout radicalmente nuovi. Stanno mettendo a punto un motore a combustione interna. Noi stiamo costruendo un motore elettrico.

Il deep RL per la progettazione dei chip significa che l'agente è il placer. Non configura un algoritmo preesistente; prende direttamente le decisioni di piazzamento, milioni di esse, guidato da una policy appresa e addestrata sulla fisica del progetto. È così che si ottengono i layout alieni. È così che si sfugge ai minimi locali che hanno intrappolato l'industria per decenni.

La differenza tra un'EDA assistita dall'IA e un'EDA nativa dell'IA è la differenza tra un GPS che suggerisce percorsi e un'auto a guida autonoma.

Gli operatori affermati ci arriveranno prima o poi — non hanno scelta. Ma proprio ora c'è una finestra in cui le aziende che integrano la capacità di deep RL nei propri flussi di progettazione ottengono un vantaggio strutturale che si accumula a ogni generazione di chip.

Il problema della fiducia di cui nessuno parla

Sarei disonesto se non affrontassi la parte più difficile di questa transizione, e non è tecnica. È culturale.

Un ingegnere veterano con due decenni di esperienza guarda un layout alieno e chiede: "Perché l'agente ha messo il divisore di clock lì? È un'allucinazione?" Quella domanda è legittima. In un settore in cui un singolo tape-out difettoso può costare decine di milioni di dollari, "fidati della scatola nera" non è una risposta accettabile.

Abbiamo passato mesi a costruire quello che considero il livello di spiegabilità — dashboard che non mostrano solo il layout finale, ma visualizzano la traiettoria di ricompensa dell'agente. Mappe di sensibilità che rivelano quali vincoli — congestione, timing, termica — hanno guidato specifiche decisioni di piazzamento. Quando un ingegnere può vedere che lo "strano" piazzamento del divisore di clock era una risposta calcolata a un punto caldo di congestione tre livelli di routing più su, che non aveva notato, la conversazione passa da "Non mi fido di questo" a "mostrami cos'altro ha trovato".

Questo è il vero lavoro di portare l'IA nella progettazione dei chip. Non gli algoritmi — quelli sono pubblicati. Non il calcolo — quello è un problema di carta di credito. Il vero lavoro è guadagnarsi la fiducia delle persone che hanno svolto questo compito in modo brillante, a mano, per l'intera carriera. Non lo si fa dicendo loro che sono obsolete. Lo si fa mostrando loro ciò che non riuscivano a vedere.

Il problema dei dati sporchi

L'altra barriera di cui nessuno parla sono i dati. Gli agenti RL sono affamati. Google aveva il lusso di un repository unificato di ogni TPU mai progettata. La maggior parte delle aziende di semiconduttori ha progetti legacy sparsi su vari server, in diversi formati di file — LEF/DEF, GDSII — con convenzioni di denominazione incoerenti e documentazione incompleta.

In Veriprajna, una parte significativa di ciò che costruiamo è l'infrastruttura dei dati: acquisire i file di progetto legacy, ripulirli e normalizzarli, convertirli in dataset di addestramento. La storia dei tape-out di un'azienda — ogni decisione di progetto, ogni correzione di timing, ogni soluzione alle congestioni dell'ultimo decennio — diventa un asset competitivo quando è strutturata correttamente. Noi lo chiamiamo il Corporate Brain, ed è il fossato che fa funzionare il transfer learning per le imprese che non sono Google.

Che aspetto ha davvero l'era post-Moore

Ecco la mia convinzione, detta senza giri di parole: se non possiamo rendere i transistor molto più piccoli, dobbiamo disporli in modo molto più intelligente. Questa è la nuova legge di scala. Non lo scaling litografico. Lo scaling della complessità. E l'unico strumento in grado di navigare l'esplosione combinatoria della moderna progettazione dei chip è un'intelligenza che impara, ricorda e trasferisce la conoscenza tra i progetti.

Il team di progettazione d'élite del futuro non è composto da cinquanta ingegneri che fanno il layout a mano. È composto da cinque ingegneri che guidano una flotta di agenti RL su un cluster di GPU, esaminando layout alieni che superano qualsiasi cosa un umano potrebbe disegnare, e costruendo la base di conoscenza istituzionale che rende ogni chip successivo migliore del precedente.

La Legge di Moore non è morta per un fallimento della fisica. Si è arenata per un fallimento dell'immaginazione progettuale. Il reinforcement learning è l'immaginazione che ci mancava.

Ho osservato questa transizione da abbastanza vicino da sentire la resistenza e l'entusiasmo in egual misura. Gli ingegneri che la abbracciano non sono quelli che erano scarsi nel loro lavoro — sono i migliori, quelli che hanno sempre saputo che gli strumenti li stavano frenando. Guardano un layout alieno e non vedono caos. Vedono la risposta che avevano sempre cercato, resa in una geometria che le loro mani non avrebbero mai potuto disegnare.

La scacchiera è pronta. I pezzi si muovono. È ora di lasciar giocare l'agente.