반도체 AI 검증 & 실리콘 정합성

귀사 팀은 이미 Verilog에 LLM을 사용하고 있습니다. LLM이 잡아내지 못하는 버그 클래스가 바로 실리콘을 망치는 것들입니다.

2024년 Wilson Research Group / Siemens EDA 기능 검증 연구는 초도 실리콘 성공률을 14%로 집계했으며, 이는 20년간의 추적 기록에서 가장 낮은 수치입니다. 2020년에는 32%였습니다. 원인은 게으른 엔지니어링이 아닙니다. 검증 도구를 앞지르는 복잡성, 테스트벤치보다 빠르게 변형되는 사양, 그리고 범용 LLM이 RTL에 도입하는 새로운 종류의 실패입니다. 당사는 업계가 아직 명확하게 명명하지 못한 다섯 가지 환각(hallucination) 모드를 HDL 코드에서 관찰합니다.

클래스 1

구문 환각

컴파일되지 않는 코드입니다. Verilator, Icarus 또는 합성 프런트엔드가 수 초 안에 잡아냅니다. 이는 업계가 이미 처리할 줄 아는 클래스입니다.

클래스 2

의미 환각(블로킹 대 논블로킹)

Python과 C로 학습된 LLM은 명령문이 순차적으로 실행되는 것처럼 Verilog를 작성합니다. 클럭 구동되는=) 블로킹 할당을 always_ff 블록 안에서 사용하는데, 여기서는 논블로킹(<=)이 필요합니다. 시뮬레이터는 경쟁 상태를 가리는 순서로 이벤트를 스케줄링할 수 있습니다. 합성은 다른 로직을 생성합니다. 실리콘은 데드락에 빠집니다.

// LLM이 작성한 것. 일부 시뮬레이터에서는 "정상"으로 시뮬레이션됨.
always_ff @(posedge clk) begin
  stage2 = stage1;  // 블로킹
  stage3 = stage2;  // 이제 이전 값이 아닌 새로운 stage2 값을 봄
end
// 설계자는 2사이클 파이프라인을 원했음. 실리콘은 1사이클 바이패스로 출하됨.

클래스 3

프로토콜 환각(AXI, AHB, TileLink, PCIe)

코드가 컴파일되고 지정 테스트의 90%를 통과합니다. 그런 다음 WVALID 을 AWREADY보다 먼저 어서트하거나, VALID 를 하이로 유지한 채 데이터를 바꾸거나, AMBA 사양 84페이지에 묻혀 있는 하위 조항을 위반합니다. 칩은 내부 테스트 하니스에서는 작동하지만 서드파티 메모리 컨트롤러에 연결되는 순간 멈춥니다. 당사는 더 많은 시뮬레이션 사이클이 아니라 각 프로토콜에 대해 사전 검증된 SVA 라이브러리로 이를 잡아냅니다.

클래스 4

공허 환각(가장 위험한 것)

LLM이 SVA 프로퍼티를 생성합니다. 정형 엔진이 이를 증명합니다. 귀사는 출하합니다. 그 프로퍼티는 전제가 결코 발화하지 않기 때문에 자명하게 참이었습니다. 이는 검증이 전혀 없는 것보다 더 나쁜데, 버그가 있는 설계에 대해 "증명됨"이라고 적힌 인증서를 갖게 되기 때문입니다. 공허성 검사를 실행하지 않는 모든 정형 흐름은 연극에 불과합니다. Siemens는 2017년부터 이에 대해 경고해 왔으나 업계는 여전히 이 기능 없이 도구를 출하합니다.

// LLM이 생성한 "승인이 요청을 뒤따름" 프로퍼티
property p_grant;
  @(posedge clk) req |-> ##[1:$] gnt;
endproperty
// LLM이 항상 req = 0을 강제하는 assume도 설정했다면,
// 정형 엔진은 이 프로퍼티를 밀리초 단위로 "증명"합니다.
// 실제 아비터는 고장 나 있습니다. 그 인증서는 무가치합니다.

클래스 5

CDC / 메타스테이빌리티 사각지대

LLM은 클럭 도메인이 아니라 신호 이름을 봅니다. 2 GHz CPU 도메인 신호를 400 MHz 주변장치 도메인 플롭에 직접 연결하고, 더블 플롭 동기화기를 건너뛰며, RTL 시뮬레이션은 메타스테이빌리티를 모델링하지 않기 때문에 시뮬레이션이 이를 잡아내지 못합니다. Accellera는 2024년에 CDC/RDC/Glitch 상호운용성 표준을 시작했는데, 이는 바로 SpyGlass, Questa CDC, Conformal CDC 간의 파편화가 사인오프를 깨뜨리고 있었기 때문입니다.

이것이 금액 면에서 왜 중요한가: 리스핀의 70%는 순수한 로직 버그가 아니라 사양 변경으로 발생합니다(2024년 Wilson / Siemens 데이터). 따라서 로직 버그만 잡아내는 검증 흐름은 일부분만 다룹니다. 위의 클래스 2부터 5까지가 여전히 테이프아웃을 망치는 그 일부분인데, 이들은 시뮬레이션을 우회하고 실리콘에서만 드러나기 때문입니다. 5nm 리스핀은 마스크 비용 $10M에 더해 3~6개월의 일정 지연입니다. 18개월 제품 주기에서 6개월의 지연은 생애 매출의 절반을 지워버릴 수 있습니다.

팹리스 DV 리드가 실제로 선택하고 있는 벤더 환경

귀사의 실제 대안은 이론적인 것이 아닙니다. 세 곳의 EDA 거대 기업(귀사가 거의 확실히 이미 비용을 지불하고 있는), DVCon과 DAC에서 귀사에 영업하는 자금이 풍부한 여섯 곳의 에이전트형 AI 스타트업, Big 4 시스템 통합업체, 그리고 전문 정형 검증 컨설팅사입니다. 당사는 이들과 경쟁해 팔 제품이 없습니다. 당사는 귀사가 올바른 조합을 선택하고 통합하며 운영하도록 돕습니다.

옵션	그들이 실제로 하는 일	강점	정직한 한계
Cadence JasperGold, Cerebrus AI Studio, ChipStack Super Agent	골드 스탠더드 정형 엔진. 멀티블록 RL 기반 디지털 구현. 2026년 2월 발표된 에이전트형 AI 슈퍼 에이전트.	JasperGold는 정형 검증의 기준 도구입니다. 깊은 파운드리 통합. EDA 시장의 약 30%.	역사적인 JasperGold 기본 가격($225K 기본료 + 시트당 $45K)은 대부분의 초기 단계 RISC-V / AI 가속기 스타트업에게는 손이 닿지 않습니다. 클라우드 우선 에이전트형 기능은 IP에 민감한 온프레미스 요구사항을 충족하지 못합니다.
Synopsys VC Formal, DSO.ai, AgentEngineer	L4 에이전트형 워크플로(AgentEngineer, 2026년 3월), 생산성 2~5배 향상 주장. RL 기반 설계 공간 탐색. $35B Ansys 인수로 멀티피직스 추가.	가장 깊은 고객 기반. 모든 대형 팹리스가 이미 VC Formal 계약을 보유하고 있습니다. AgentEngineer는 오늘날 가장 신뢰할 만한 벤더 에이전트형 스택입니다.	명확한 견해를 가진 맞춤형 흐름은 그들의 사업이 아닙니다. 그들은 귀사에게 오픈 웨이트 모델이나 SymbiYosys를 쓰라고 말하지 않을 것입니다. 작은 업체는 정형화된 관심만 받습니다.
Siemens EDA Questa Formal, Questa CDC, Catapult HLS	강력한 Questa 정형 및 CDC 사업. Wilson 연구를 발행합니다. 가장 깊은 자동차 ISO 26262 실적.	자동차 인증 전문성. 우수한 CDC / RDC 스토리. 도구 인증 패키지 준비 완료.	에이전트형 AI 스토리는 Cadence와 Synopsys에 뒤처집니다. RISC-V 생태계 집중도가 낮습니다.
ChipAgents 총 $74M, 2026년 2월	멀티 에이전트 RTL 설계 및 검증. 사람의 개입 없는 멀티 에이전트 근본 원인 분석을 DVCon 2026에서 시연.	가장 강력한 순수 에이전트형 스토리. Matter Ventures(TSMC 후원), Bessemer, Micron, MediaTek, Ericsson이 투자자 명단에 있습니다.	클라우드 플랫폼. IP에 민감한 고객을 위한 온프레미스 / 에어갭 배포 경로가 불분명합니다. 기존 Jenkins/CI 사인오프 흐름으로의 통합은 여전히 자체 구축(DIY)입니다.
Normal Computing 총 $85M+, 2026년 3월	자동 정형화: LLM이 엔지니어의 의도를 정형 프로퍼티로 변환하고 이를 증명합니다. Samsung Catalyst가 마지막 라운드를 주도했습니다. ARIA Scaling Compute 프로그램.	LLM + 정형 검증 명제에서 가장 가까운 동종 업체. 상위 10개 반도체 설계 기업의 절반이 Normal EDA를 사용 중이라고 주장합니다. 실제 실리콘(CN101)을 양산했습니다.	컨설팅이 아니라 제품입니다. 귀사의 독점 RTL 코퍼스에 대한 맞춤형 미세 조정이 필요하거나, 떼어내지 않을 레거시 흐름으로의 통합이 필요하다면 적합하지 않습니다.
Axiomise 전문 정형 검증 컨설팅사	formalISA 앱을 Ibex, CVA6, cheriot-ibex, 0riscy, cv32e40p, WARP-V 전반에 배포했습니다. Ibex에서 디버그 유닛 분기 버그 여섯 건을 포함해 65건 이상의 버그를 발견했습니다.	업계에서 가장 신뢰할 만한 RISC-V 정형 검증 실적. 실제로 발표 가능한 버그 발견. 깊은 ISA 전문성.	소규모 팀. 정형 방법만 다룸. LLM 보조 SVA 생성 없음, 온프레미스 LLM 스토리 없음, 에이전트형 AI 물결과의 통합 없음.
Big 4 / 대형 SI Accenture, Deloitte, Wipro, HCL	대규모 VLSI / 검증 서비스 사업. 대기 중인 인력.	규모. 오프쇼어 딜리버리. 귀사 구매팀과의 기존 MSA.	바디샵 경제성. 명확한 견해를 가진 AI 검증 아키텍처는 그들의 사업이 아닙니다. 귀사에게 계약을 판매한 파트너는 평생 SVA 프로퍼티를 작성해 본 적이 없습니다.
Veriprajna 벤더 중립적 맞춤형 구축	오픈 웨이트 코더 LLM을 귀사의 RTL 코퍼스에 미세 조정하고, 귀사가 이미 보유한 정형 엔진에 결합하며, 귀사의 Jenkins/CI에 연결하고, 공허성 및 커버리지 지표를 추가합니다. 모두 귀사 하드웨어에서 실행됩니다.	밀어붙일 제품이 없습니다. 기본적으로 온프레미스 / 에어갭. RISC-V, AXI4, RISC-V 디버그, 정형 검증 커버리지 경제성이 당사의 전문 영역입니다. 정형 검증이 할 수 있는 것과 없는 것에 대해 정직합니다.	당사는 귀사의 정형 엔진을 대체하지 않습니다. 당사는 자체 인증된 ISO 26262 도구를 출하하지 않습니다. 사양 변동과 조직 변화는 컨설팅으로 해결할 수 없는 문제이며, 당사는 그 주위를 설계할 수 있을 뿐입니다.

가격, 자금 조달, 제품 정보는 2026년 초까지의 공개 자료를 반영합니다. 항상 각 벤더에게 직접 현재 조건을 확인하십시오.

당사가 구축하는 것

모든 계약은 맞춤형입니다. 다음은 대부분의 팹리스 고객이 결국 요청하게 되는 다섯 가지 형태이며, 그 각각에서 당사가 내리는 명확한 견해의 선택입니다.

1. 온프레미스 LLM + 정형 검증 접착 계층

귀사 자체 H100 또는 H200 클러스터에서 실행되는 미세 조정된 오픈 웨이트 코더 모델(Qwen 2.5 Coder, DeepSeek Coder, Llama 3.3 또는 Mistral Large)을 귀사가 이미 보유한 정형 엔진에 결합합니다. RTL이 귀사 네트워크를 결코 벗어나지 않습니다.

당사가 활용하는 것: 추론을 위한 vLLM, 기본 가중치를 공유 상태로 유지하기 위한 IP 패밀리별 LoRA 어댑터, 귀사 사양 문서와 과거 버그 이력에 대한 로컬 RAG, 그리고 JasperGold, VC Formal, Questa Formal 또는 SymbiYosys를 Tcl/Python API를 통해 호출하는 얇은 오케스트레이션 계층. LLM은 결코 솔버를 실행하지 않습니다. LLM은 프로퍼티를 작성하고 반례를 해석합니다.

이것이 호스팅된 API가 아닌 이유: 귀사의 RTL은 핵심 자산(crown-jewel) IP이고, 귀사의 CISO는 작년에 설립된 미국이나 EU 스타트업과 데이터 처리 계약에 서명하지 않을 것이기 때문입니다.

2. RISC-V 정형 하니스 및 SVA 라이브러리

AXI4, AXI4-Lite, APB, AHB, TileLink 준수를 위한 사전 구축된 SystemVerilog 어서션 라이브러리에 더해, 귀사의 맞춤형 확장 ISA에 맞춰 튜닝된 RISC-V 파이프라인 해저드 탐지, Load-Store 유닛 스코어보딩, 디버그 유닛 정합성, CSR 접근 검사를 포함합니다.

기준점: Axiomise는 정형 검증을 통해 Ibex 코어에서 시뮬레이션이 놓친 디버그 유닛 분기 버그 여섯 건을 포함해 65건 이상의 버그를 발견했습니다. 정형 검증은 RISC-V에서 작동합니다. 병목은 어서션을 작성할 수 있는 엔지니어의 희소성입니다. 당사가 라이브러리를 구축하므로 귀사 팀이 직접 할 필요가 없습니다.

정직한 유의사항: 엄선된 어서션 라이브러리는 LLM이 처음부터 생성하는 것보다 더 신뢰할 만하지만, 여전히 모든 버그 클래스의 부재를 증명할 수는 없습니다. 당사는 이를 COI(영향 원뿔, cone of influence) 및 뮤테이션 기반 커버리지 분석과 짝지웁니다.

3. 벤더 중립적 도구 선정 및 파일럿

귀사의 DV 리드는 ChipAgents, Normal Computing, MooresLabAI, Silimate, Bronco AI, 그리고 자체 Cadence 및 Synopsys 에이전트형 제품으로부터 영업을 받고 있습니다. 여섯 개 제품, 여섯 가지 서로 다른 주장, 귀사의 실제 RTL에 대한 독립적 벤치마크는 전무합니다.

당사가 하는 일: NDA 하에 귀사 코드베이스에서 구조화된 4주 비교 평가(bake-off)를 진행합니다. 동일한 테스트 스위트, 동일한 버그 예산, 동일한 커버리지 목표. 버그 발견율, 거짓 양성률, 셋업 노력, 통합 부채, 그리고 각 벤더가 실제로 귀사에 제시한 가격 조건을 비교하는 정직한 보고서.

구매자가 이 점에서 당사를 신뢰하는 이유: 당사는 이 제품들 중 어느 것도 재판매하지 않습니다. 올바른 답이 "JasperGold를 유지하고 얇은 LLM 보조를 추가하라"라면, 당사는 그렇게 말할 것입니다.

4. 귀사 CI 내의 에이전트형 RTL 리뷰

RTL을 건드리는 모든 풀 리퀘스트는 사람이 보기 전에 멀티 에이전트 파이프라인의 리뷰를 받습니다. 한 에이전트는 린팅하고 스타일을 검사합니다. 두 번째는 변경된 파일에서 도출된 정형 프로퍼티 세트를 실행합니다. 세 번째는 CDC 및 RDC 경로를 검사합니다. 네 번째는 프로퍼티가 실패한 곳에서 반례 트레이스와 함께 사람이 읽을 수 있는 요약을 생성합니다.

명확한 견해의 선택: 당사는 에이전트를 귀사의 기존 CI(Jenkins, GitLab, BuildKite 등 무엇이든) 안에서 실행합니다. 당사는 귀사의 CI를 새로운 플랫폼으로 대체하지 않습니다. 에이전트는 파이프라인이 호출하는 서비스입니다. 귀사가 당사를 해고해도 파이프라인은 그대로 남습니다.

당사가 구축하기를 거부하는 것: 사람의 리뷰 없이 RTL을 자동 병합하는 에이전트입니다. 실리콘은 마이크로서비스가 아닙니다. 칩에는 핫픽스를 출하할 수 없습니다.

5. 칩렛 / 3D-IC 열 인식 플로어플래닝(적절한 경우 RL 배치용)

이곳은 배치를 위한 강화학습이 실제로 배포할 가치가 있다고 당사가 생각하는 유일한 영역입니다. 기존 강자들(Cadence Cerebrus, Synopsys DSO.ai)은 모놀리식 2D SoC에 맞춰 튜닝되어 있습니다. 칩렛 / UCIe 물결은 공개 도구가 미성숙한 새로운 종류의 플로어플래닝 문제(칩렛 간 배선 길이, 열 적층, 범프 피치 제약)를 열어 놓았습니다.

당사가 구축하는 것: 칩렛 분할 단계를 위해 OpenROAD 위에 구축된 하이브리드 시뮬레이티드 어닐링 + RL 플로어플래너로, 열 제약이 최상위 보상 항으로 들어갑니다. 귀사 설계를 건드리기 전에 발표된 ISPD / ICCAD 결과와 비교 벤치마킹합니다.

당사는 AlphaChip 논란을 직접적으로 인정합니다. Igor Markov의 2023년 비평은 Google Circuit Training이 32시간 걸린 반면, 튜닝된 시뮬레이티드 어닐링 실행은 12.5시간, Cadence 상용 도구는 0.05시간 걸렸음을 보여주었습니다. 당사는 잘 알려진 문제에서 튜닝된 SA의 대체로 RL을 내세우지 않습니다. 당사는 설계 공간이 진정으로 새롭고 인간의 직관이 끌어올 사전 지식이 없는 곳에서 RL을 사용합니다.

당사의 작업 방식

모든 계약은 더 큰 것을 건드리기 전에 귀사 RTL의 작은 블록에 대한 2주 스코핑 단계로 시작합니다. 당사는 잘못된 적합성에 귀사의 일정을 태우기보다 2주 차에 물러나는 편을 택합니다. 전체 구축에 대한 일반적인 진행 속도는 다음과 같습니다.

스코핑 · 2주

귀사 사양을 읽고, 기존 흐름을 살펴보며, 하나의 대표 블록(흔히 버스 인터페이스, 아비터 또는 단일 RISC-V 파이프라인 단계)을 골라 당사의 기준 정형 하니스를 실행합니다. 산출물: 당사가 관찰한 버그 클래스, 당사가 구축할 어서션, 전체 계약에 대한 비용 추정을 담은 서면 보고서. 답이 "하던 일을 계속해야 한다"라면 당사는 그렇게 말하고 2주에 대해서만 청구합니다.

인프라 · 4~6주

귀사 클러스터에 온프레미스 LLM 스택을 배포합니다. 귀사 RTL 코퍼스에 대해 LoRA 어댑터로 기본 모델을 미세 조정합니다. 귀사 사양과 과거 버그 데이터베이스에 대해 RAG를 인덱싱합니다. 귀사의 정형 엔진, 귀사의 Jenkins/CI, 귀사의 이슈 트래커에 연결합니다. 당사는 첫날부터 증명 커버리지, 공허성, 한정 깊이 지표로 모든 것을 계측합니다.

어서션 라이브러리 및 브링업 · 6~10주

당사는 귀사의 상위 3~5개 IP 블록에 대한 SVA 라이브러리(프로토콜 준수, 파이프라인, CDC)를 포팅하거나 작성합니다. 당사는 정형 리그레션을 실행합니다. 당사는 귀사 DV 리드와 함께 발견 사항을 분류합니다. 단계가 끝날 무렵 귀사 팀이 모든 어서션을 소유합니다. 블랙박스는 없습니다.

인수인계 · 2~4주

귀사 엔지니어가 당사가 지켜보는 가운데 두 번의 전체 스프린트 동안 흐름을 실행합니다. 당사는 다음 사람이 이유를 이해할 수 있도록 당사가 내린 모든 명확한 견해의 선택을 문서화합니다. 당사는 종료합니다. 원하신다면 리그레션 튜닝을 위한 선택적 유지보수 계약도 가능합니다.

일정은 정직한 범위이지 영업용 수치가 아닙니다. 2단계 파이프라인 블록은 3주 안에 완료할 수 있습니다. 맞춤형 확장이 있는 완전한 RISC-V 코어는 5개월에 더 가깝게 진행됩니다. 당사는 이를 미리 말하며 인위적인 날짜를 맞추려고 쥐어짜지 않습니다.

리스핀 노출도 계산기

세 가지 입력값. 귀사 노드에서 한 번의 실리콘 리스핀에 대한 마스크 비용 노출도, 예상 일정 지연, 위험에 처한 매출을 알려줍니다. 수치는 2024년 Wilson Research Group / Siemens 연구, 최근 SemiAnalysis 마스크 비용 데이터, 그리고 일반적인 18개월 제품 주기에서 나옵니다. 다음 테이프아웃 준비도 검토에 사용하십시오. 결과는 당사를 고용하지 않고도 취할 수 있는 구체적인 조치를 권장합니다.

공정 노드

이 제품의 연간 매출 목표($M)

전담 정형 검증 엔지니어

DV 리드와 CTO가 실제로 묻는 질문

이것들은 팹리스 및 RISC-V 고객으로부터 나온 실제 질문입니다. 각 답변은 위 섹션에서 다루지 않은 깊이를 더합니다.

RTL이나 GDSII가 우리 네트워크를 벗어나나요?

아닙니다. 당사가 출하하는 모든 배포 아키텍처는 귀사 하드웨어에서 실행됩니다. 미세 조정된 모델 가중치는 귀사 클러스터에 존재합니다. 귀사 IP 고유 튜닝이 적용된 LoRA 어댑터는 귀사 방화벽 뒤에 존재합니다. vLLM 추론은 귀사 GPU에서 실행됩니다. RAG는 귀사 자체 문서 저장소에 있는 귀사 사양 문서를 인덱싱합니다. 당사 엔지니어는 감사 로깅이 포함된 귀사의 표준 VPN 및 SSO를 통해 환경에 접근합니다. 국방, 항공우주, SCIF 고객에게는 전체 스택을 서명된 오프라인 업데이트 번들로 출하하며 환경으로부터 어떠한 아웃바운드 연결도 요구하지 않습니다. 유일한 예외는 초기 기본 모델 다운로드인데, 이는 비밀 등급이 아닌 시스템에서 수행한 후 전송해 들여옵니다. 그보다 더 엄격한 에어갭이 필요하다면, 당사는 그것도 해 본 적이 있습니다.

LLM이 생성한 어서션이 공허하지 않다는 것을 어떻게 알 수 있나요?

공허성은 당사가 가장 우려하는 실패 모드이며, 당사가 출하하는 모든 정형 흐름이 3계층 검사를 실행하는 이유입니다. 첫째, 정형 엔진의 기본 공허성 검사(JasperGold와 VC Formal 모두 보유; SymbiYosys는 당사가 제공하는 래퍼가 필요합니다). 둘째, 설계에 버그를 주입하고 어서션이 발화하는지 확인하는 뮤테이션 기반 정상성 검사. 공허성은 통과하지만 주입된 버그를 잡아내지 못하는 어서션은 귀사에게 아무것도 가져다주지 않습니다. 셋째, 각 프로퍼티가 정확히 어떤 신호에 도달하는지 보여주는 COI(영향 원뿔) 보고서. 프로퍼티의 COI가 비어 있으면 그것은 데드 코드이며 당사는 삭제합니다. 이것들은 Siemens가 2017년부터 Verification Horizons에서 발표해 온 것과 동일한 지표이며, 당사는 이를 기본 요건으로 취급합니다.

당사는 ISO 26262 ASIL D를 목표로 하는 자동차 고객입니다. 이 흐름을 사인오프에 사용할 수 있나요?

사인오프에 직접 사용할 수는 없으며, 당사는 그렇지 않은 척하지 않을 것입니다. ISO 26262는 문서화된 인증 패키지와 함께 도구 인증(도구 사용 방식에 따라 TCL2 또는 TCL3)을 요구합니다. Synopsys, Cadence, Siemens 모두 인증된 흐름을 출하하지만, 맞춤형 LLM 보조 도구는 그 목록에 없습니다. 당사가 자동차 고객을 위해 구축하는 것은 인증된 도구를 대체하는 것이 아니라 그것과 나란히 실행되는 AI 보조 계층입니다. 인증된 도구가 여전히 사인오프 증거를 생성합니다. 당사 계층은 어서션 작성을 가속하고, 프로퍼티의 공허성을 검토하며, 사람의 검사를 위해 CDC 경로를 표시합니다. 귀사의 사인오프된 도구에 대한 인증 체인은 손대지 않습니다. ASIL D 고객은 보조 계층과 인증된 검증 사이의 문서화된 독립성 검토도 계획해야 하며, 당사가 이를 구조화하도록 돕습니다.

왜 그냥 ChipAgents나 Normal Computing을 사면 안 되나요?

사셔도 됩니다. 둘 다 자금이 풍부하고 기술적으로 신뢰할 만하며 실제 고객을 보유하고 있습니다. 팀들이 그들을 평가한 후 당사를 찾는 이유는 보통 세 가지 중 하나입니다. 첫째, 클라우드 배포 모델이 그들의 보안 검토를 통과하지 못했습니다(흔한 일). 둘째, 제품팀이 우선순위를 둘 수 없었던 독점적 맞춤 확장 ISA에 대한 미세 조정이 필요했습니다. 셋째, 제품팀이 6자리 수의 전문 서비스 계약 없이는 지원할 수 없는 기존 Jenkins / 리그레션 / 사인오프 흐름으로의 맞춤형 통합을 원했습니다. 이 중 어느 것도 귀사에 해당하지 않는다면, 그 제품이 아마 올바른 답일 것이고 당사는 그렇게 말할 것입니다. 해당된다면, 당사는 맞춤형 계층을 구축하고 귀사 자체 엔지니어가 유지보수할 수 있는 시스템을 남깁니다. 파일럿에서는 세 가지 옵션을 모두 동일한 RTL에 4주간 올려 볼 것을 권장합니다. 비교 평가는 잘못된 베팅에 비하면 저렴합니다.

RL 배치에 대한 AlphaChip / Markov 논란에 대한 당사의 입장은 무엇인가요?

당사는 Igor Markov의 비평이 구체적인 수치에 대해 기술적으로 옳았다고 생각합니다. Google Circuit Training이 32시간인 데 비해 튜닝된 시뮬레이티드 어닐링이 12.5시간, Cadence 상용 도구가 0.05시간이라는 것은 주류 SoC에서 RL이 배치를 이긴 이야기가 아닙니다. 그렇다고 RL이 실리콘에 무용하다는 의미는 아닙니다. 2020년의 프레이밍이 틀렸다는 의미입니다. 당사가 오늘날 RL 배치가 그 컴퓨팅 자원에 값한다고 생각하는 곳은 설계 공간이 진정으로 새로운 칩렛 및 3D-IC 플로어플래닝, 기존 도구가 약한 열 인식 아날로그 레이아웃, 그리고 이전 세대로 학습한 에이전트가 웜 스타트를 제공하는 밀접하게 관련된 RISC-V IP 패밀리 간의 전이 학습입니다. 당사는 5nm의 모놀리식 디지털 SoC에서 DSO.ai나 Cerebrus를 상대로 RL 배치를 내세우지 않습니다. 그것은 당사가 질 싸움이고 귀사가 그 비용을 치를 것입니다.

리스핀의 70%가 로직 버그가 아니라 사양 변경에서 비롯된다는 사실을 어떻게 다루나요?

솔직히, 이것은 검증에서 가장 어려운 문제이며 어떤 AI 도구도 깔끔하게 해결하지 못합니다. 당사가 하는 일은 사양을 검증 흐름의 최상위 입력으로 취급하는 것입니다. LLM이 사양 저장소(Confluence, Google Docs, Git 등 귀사가 사용하는 무엇이든)를 감시하고 기저 가정이 변경된 프로퍼티를 표시합니다. 검토자가 사양의 한 섹션을 개정됨으로 표시하면, 종속 프로퍼티가 자동으로 재실행되고 델타 보고서가 다음 리그레션이 종료되기 전에 DV 리드에게 전달됩니다. 이것이 사양 변동을 없애지는 못합니다. 그 무엇도 그렇게 하지 못합니다. 이것은 변동을 실리콘이 아니라 몇 시간 안에 가시화합니다. 당사가 이에 대해 보는 가장 큰 단일 이점은 "두 스프린트 전에 사양이 변경되었는데 아무도 영향받은 정형 프로퍼티를 재실행하지 않았다"는 것을 그것이 계층 구조 전체로 전파되기 전에 잡아내는 것입니다.

당사는 이미 JasperGold를 보유하고 있습니다. 교체해야 하나요?

아닙니다. JasperGold는 최고의 상용 정형 엔진이며, 고객이 이미 보유하고 있을 때 당사는 그것을 사용합니다. 당사가 추가하는 것은 그 위의 LLM 보조 계층(어서션 생성, 반례 해석, 공허성 정상성 검사)과 대부분의 팀이 깔끔하게 구축할 시간을 들이지 못한 CI 통합입니다. 귀사의 기존 JasperGold 투자에 대한 수익은 내려가는 것이 아니라 올라갑니다. JasperGold를 보유하지 않았고 기본료 + 시트당 가격을 정당화할 수 없다면, 당사는 보통 대량 리그레션을 위한 Questa Formal(시트당 더 저렴)과 자동화된 프로퍼티 디버그를 위한 SymbiYosys(오픈소스)의 하이브리드를 권장합니다. 당사는 JasperGold 구매가 선택지가 아니었던 RISC-V IP 스타트업에 이 스택을 출하한 적이 있습니다.

얼마나 작은 팀에 이것이 효과가 있나요?

당사는 6명 규모의 RISC-V IP 스타트업을 위해 유용한 흐름을 구축했고, 400명 규모의 AI 가속기 회사를 위해서도 구축했습니다. 하한선은 SVA를 편안하게 읽고 정형 반례 트레이스를 해석할 수 있는 엔지니어가 최소 한 명 존재하는 것입니다. 팀의 누구도 SVA 프로퍼티를 읽을 수 없다면, 어떤 LLM 보조 흐름도 그 격차를 메우지 못할 것이며, 당사나 다른 누구와 계약하기 전에 그 기술을 채용하거나 계약으로 확보해야 합니다. 그 기준선을 넘어서면, 계약은 범위에 포함된 RTL의 양에 따라 규모가 조정됩니다. 단일 버스 인터페이스 블록은 6주 작업입니다. 맞춤형 확장과 인터커넥트 패브릭을 갖춘 완전한 RISC-V 코어는 4~6개월입니다.

귀사의 초도 실리콘 성공률은 14%입니다. LLM이 생성한 RTL의 계산은 더 나쁩니다.