칩 플로어플랜을 위에서 내려다본 스타일화된 이미지로, 구성 요소들이 불규칙한 클러스터를 이룬 "외계인 같은" 비(非)맨해튼 레이아웃을 보여준다. 혼돈스러워 보이지만 분명히 기능적이며, 인간의 미학과 기계 최적 설계 사이의 긴장을 환기한다.
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잘못된 것처럼 보였던 그 칩이, 우리가 본 최고의 설계였다

Ashutosh SinghalAshutosh Singhal2026년 3월 3일13 min

새벽 2시, 나는 모니터에 뜬 칩 플로어플랜을 응시하고 있었고, 첫 직감은 뭔가 끔찍하게 잘못됐다는 것이었다.

메모리 매크로들이 마치 누군가 캔버스에 재채기라도 한 것처럼 흩어져 있었다. 논리 클러스터들은 내가 실리콘 아키텍처를 연구하며 수년간 체화한 모든 설계 원칙을 위반하는 형체 없는 덩어리를 이루고 있었다. 깔끔한 열도, 대칭적인 행도, 알아볼 수 있는 "맨해튼" 격자도 없었다 — 그저 조직화된 혼돈처럼 보이는 것뿐이었다.

그러다 시뮬레이션을 돌렸다. 배선 길이: 크게 감소. 혼잡도: 거의 존재하지 않음. 타이밍 클로저: 우리 팀이 기존 도구로 만들어낸 그 어떤 것보다 깔끔함. 망가진 것처럼 보였던 그 레이아웃은, 실제로 중요한 모든 물리적 지표로 볼 때 더 나았다.

그것은 인간의 직관에 기반한 칩 설계의 시대가 저물고 있음을 — 지적으로만이 아니라 본능적으로 — 이해한 순간이었다. 그리고 내가 세우고 있던 회사 Veriprajna가 정확히 올바른 문제를 겨냥하고 있음을 깨달은 순간이기도 했다. 무어의 법칙은 물리학적 돌파구의 부재로 죽어가는 것이 아니기 때문이다. 그것은 상상력의 부재로 죽어가고 있다. 그리고 강화 학습에는 우리에게 없는 상상력이 있다.

무어의 법칙은 실제로 왜 작동을 멈췄나?

현대 칩에서는 이제 배선 지연이 트랜지스터 스위칭 지연을 압도하여, 물리적 레이아웃이 성능의 주된 병목이 됨을 보여주는 다이어그램.

대중적인 서사는 단순하다: 트랜지스터를 더 작게 만들 수 없다는 것이다. 그리고 그것은 부분적으로 사실이다 — 3nm과 2nm 공정 노드에서는 양자 터널링, 누설 전류, 그리고 추가적인 미세화를 매번 기하급수적으로 더 어렵고 비싸게 만드는 열 물리학과 싸워야 한다.

하지만 대부분의 사람들이 놓치는 것이 여기 있다: 이제 트랜지스터는 병목이 아니다. 배선이 병목이다.

현대 칩에서 신호는 논리 게이트를 피코초 단위로 통과할 수 있다. 하지만 구성 요소들을 서로 연결하는 미세한 구리 인터커넥트를 통과하는 것은? 그것은 나노초가 걸린다 — 몇 자릿수나 더 긴 시간이다. 이 미세한 배선들의 저항과 커패시턴스가 이제 지연과 전력 소비 모두를 좌우한다. 이는 곧 칩 위 구성 요소들의 기하학적 배열 — 플로어플랜 — 이 그 칩이 얼마나 빠르고 효율적일지를 결정하는 가장 중요한 단일 요소가 되었다는 뜻이다.

형편없는 플로어플랜은 더 빠른 트랜지스터로도 구제할 수 없다. 레이아웃이 곧 성능이다.

이것이 우리가 연구를 파고들기 시작했을 때 나에게 가장 강하게 다가온 부분이다. 수십 년 동안 업계는 플로어플래닝을 하위 작업으로 취급했다 — 중요하지만, 리소그래피 미세화라는 영웅적 위업에는 부차적인 것으로. 이제 그 미세화가 멈춰 서면서, 플로어플래닝이 게임의 전부가 되었다. 그리고 우리가 그 게임을 하기 위해 써온 도구들은 1980년대의 것이다.

당신의 폰을 돌리는 40년 된 알고리즘

시뮬레이티드 어닐링에 대해 이야기해야겠다. 그 한계를 이해하는 것이 곧 왜 여기서 AI가 중요한지를 이해하는 것이기 때문이다.

시뮬레이티드 어닐링 — 줄여서 SA — 은 대부분의 상용 전자 설계 자동화(EDA) 도구에서 칩 배치의 주력 알고리즘이다. 1980년대에 개발되었으며, 결함을 제거하기 위해 금속을 가열했다가 천천히 냉각하는 야금학적 공정에서 영감을 받았다. 이 알고리즘은 구성 요소들을 무작위로 뒤섞으며, 점차 "냉각"하여 하나의 해에 안착한다.

우아하게 들린다. 실제로는 두 가지 치명적인 문제가 있다.

첫째, 그것은 기억이 없다. SA를 새로운 칩에 돌릴 때마다 처음부터 다시 시작한다. 지난번 설계한 칩에서도, 그전 칩에서도 아무것도 배우지 않았다. 체스 선수가 보드 앞에 앉을 때마다 자신이 뒀던 모든 대국을 잊어버린다고 상상해 보라. 그게 바로 SA다.

둘째, 그것은 갇힌다. 현대 칩의 최적화 지형은 — 수십억 개의 트랜지스터, 수천 개의 제약, 전력·성능·면적에 대한 상충하는 목표들 — 골짜기와 능선으로 가득 찬 험준한 지형이다. SA는 한 골짜기를 찾아 그 안에 눌러앉아, 능선 바로 너머에 훨씬 더 깊은 골짜기가 존재한다는 것을 감지하지 못한다. 문자 그대로 "훌륭함"을 볼 수 없기에 "그럭저럭 괜찮음"에 안주한다.

나는 20년 이상 업계에 몸담은 한 베테랑 물리 설계 엔지니어와 나눈 대화를 기억한다. 그는 눈에 보이는 좌절감으로 이렇게 말했다: "저는 SA를 돌릴 때마다 그 후 3주 동안 도구가 잘못한 것을 바로잡으려고 손으로 매크로를 옮깁니다. 제가 대학 다닐 때부터 근본적으로 바뀌지 않은 알고리즘의 뒤치다꺼리를 하는 청소부인 셈이죠."

그것이 인지적 천장이다. 도구의 한계만이 아니라, 그것을 보상하는 데 드는 인간의 비용이다. 전문 엔지니어 팀이 레이아웃을 손으로 조정하느라 몇 주를 쓰고, 수개월의 달력 시간과 수백만 달러의 급여를 태운다. 그들의 워크플로 핵심에 있는 최적화 엔진이 최선의 답을 찾을 능력이 구조적으로 없기 때문이다.

칩 설계가 게임이라면?

시뮬레이티드 어닐링의 작동 방식(기억이 없고, 매번 처음부터 시작하며, 국소 최솟값에 갇힘)을 RL 에이전트의 작동 방식(설계 전반에 걸쳐 학습하고, 지식을 전이하며, 국소 최솟값을 탈출함)과 나란히 대조한 비교 다이어그램.

이것이 나에게 모든 것을 바꿔 놓은 재구성이다.

2021년, 구글은 Nature에 AlphaChip을 설명하는 논문을 발표했다 — 칩 플로어플래닝을 최적화 문제가 아니라 게임으로 다루는 심층 강화 학습 에이전트다. 보드는 실리콘 다이다. 말(piece)은 넷리스트 구성 요소들 — 메모리 블록, 논리 클러스터, I/O 인터페이스다. 각 수(move)는 특정 좌표에 구성 요소를 배치하는 것이다. 점수는 최종 레이아웃의 물리적 품질들의 종합이다: 배선 길이, 혼잡도, 타이밍, 열 밀도.

에이전트는 이 게임을 수백만 번 플레이한다. 그리고 그것은 학습한다.

경험 법칙이 아니다. 휴리스틱이 아니다. 그것은 정책(policy)을 학습한다 — 비용 함수의 물리학과의 날것 그대로의 경험을 통해 발전시킨, 무엇이 어디에 있어야 하는지에 대한 깊고 패턴에 기반한 직관이다. 메모리 컨트롤러를 I/O 근처에 배치하면 지연이 줄어든다는 것을 학습한다. 산술 유닛의 특정 클러스터링 패턴이 혼잡을 최소화한다는 것을 학습한다. 어떤 인간도 이 통찰을 프로그래밍하지 않았다. 에이전트가 그렇게 하도록 보상받았기에 스스로 발견한 것이다.

나는 이것의 기저에 있는 기술적 아키텍처 — 엣지 기반 그래프 신경망, 마르코프 결정 과정 정식화, 보상 함수 — 에 대해 우리의 인터랙티브 백서에서 다뤘다. 하지만 나를 멈칫하게 만든 세부 사항은 수학이 아니었다. 그것은 전이 학습이었다.

구글이 다양한 칩 블록 집합 — TPU 코어, 메모리 컨트롤러, PCIe 인터페이스, 오픈소스 RISC-V 설계 — 으로 에이전트를 사전 학습시켰을 때, 에이전트는 그 특정 칩들에만 능숙해진 것이 아니었다. 그것은 플로어플래닝의 일반 원리를 발전시켰다. 완전히 새롭고 본 적 없는 TPU 블록이 주어졌을 때, 에이전트는 제로에서 시작하지 않았다. 직관을 가지고 시작했다. 그리고 몇 주가 아니라 몇 시간 만에 초인적인 레이아웃으로 수렴했다.

시뮬레이티드 어닐링은 매번 실행이 끝나면 모든 것을 잊는다. RL 에이전트는 설계하는 칩마다 더 똑똑해진다.

그것은 점진적인 개선이 아니다. 그것은 다른 종(種)의 도구다.

실제로 작동하는 외계인 같은 레이아웃

여기서 이야기는 정말로 기묘해진다.

인간 칩 설계자들은 업계가 "맨해튼" 레이아웃이라 부르는 것을 선호한다 — 깔끔한 직교 격자, 질서정연한 열을 이룬 메모리 블록, 직사각형 영역에 담긴 논리다. 우리가 이렇게 설계하는 이유는 우리 뇌가 복잡성을 관리하려면 시각적 질서가 필요하기 때문이다. 격자는 전자 흐름에 최적이 아니다. 그것은 인간의 이해에 최적이다.

RL 에이전트에는 그런 제약이 없다. 그들의 충실성은 미학이 아니라 물리학을 향한다. 그리고 그들이 만들어내는 레이아웃은 솔직히 말해 외계인 같아 보인다. 불규칙한 클러스터에 흩어진 매크로들. 알아볼 수 있는 기하학적 패턴이 전혀 없는 논리 구름들. 신입 엔지니어라면 관리자 사무실로 불려 갈 법한 종류의 배치다.

하지만 이 외계인 같은 레이아웃을 시뮬레이션해 보면, 일관되게 인간의 설계를 능가한다. 그 "혼돈"은 사실 더 높은 형태의 질서다 — 경직된 인간의 기하학으로는 달성할 수 없는 방식으로 핵심 신호 넷의 실제 유클리드 거리를 최소화하는 초최적화다.

나는 초기에 이것을 두고 우리 팀원과 논쟁을 벌였다. 그는 이런 레이아웃 중 하나를 보고 말했다, "이건 환각입니다. 에이전트가 혼란에 빠진 거예요." 나는 말했다, "타이밍 분석을 돌려 봐요." 그가 그렇게 했다. 음의 슬랙 경로는 제로였다. 에이전트는 측정 가능한 모든 차원에서 물리적으로 우월하지만 훈련된 엔지니어에게는 미학적으로 이해 불가능한 해를 찾아낸 것이다.

그때부터 우리는 이것을 "제세동기(defibrillator)" 효과라고 부르기 시작했다. 무어의 법칙은 물리학이 고갈되어 죽은 것이 아니다. 인간의 설계 상상력이 고갈되어 멈춰 선 것이다. RL 에이전트는 수십 년간 인간의 인지 패턴에 갇혀 있던 과정에 비직관적이고 물리학적으로 최적인 활력을 주입한다.

이미 누가 이것을 쓰고 있으며, 결과는 어떤가?

구글, MediaTek, 삼성, 그리고 NVIDIA의 NVCell이 낸 주요 실제 성능 결과를 이 글 전반에서 통합해 보여주는 인포그래픽으로, 독자가 RL 주도 개선의 규모를 한눈에 파악할 수 있게 한다.

구글이 AlphaChip으로 낸 내부 결과는 놀랍다. 여러 세대의 TPU 설계 — v5e, v5p, 그리고 최신 Trillium 세대 — 에 걸쳐 에이전트는 점점 더 많은 비율의 설계 블록에 사용되었다. 구글은 AlphaChip이 다음에 기여했다고 보고한다: 최대 연산 성능 4.7배 증가에너지 효율 67% 개선 — 이전 세대와 비교한 Trillium TPU에서의 결과다.

그러나 더 넓은 업계에 가장 중요한 검증은 MediaTek에서 나왔다.

MediaTek은 팹리스 반도체 판매 기업이다 — 구글의 무한한 연산 예산이나 자체 칩 프로그램이 없다. 이들은 5% 배터리 수명 개선이나 2% 다이 크기 감소가 설계 소켓을 따내느냐 잃느냐를 가르는, 잔혹하게 경쟁적인 안드로이드 스마트폰 시장에 판매한다. MediaTek이 자사 Dimensity 9400 SoC에 RL 기반 플로어플래닝을 도입하고 +35% 단일 코어 성능, +40% 전력 효율, 그리고 33% 낮은 전력으로 2배 AI 연산을 보고했을 때, 업계는 주목했다. MediaTek 경영진은 이 수치를 이끌어낸 플로어플랜을 가능하게 한 공로를 자사의 "스마트 EDA"와 RL 알고리즘 덕분이라고 명시적으로 밝혔다 — 특히 L3 캐시와 메모리 컨트롤러 계층의 최적화된 배치를 꼽았다.

삼성 파운드리는 유사한 AI 주도 플로우를 사용해 핵심 블록의 전력을 8% 줄이고 타이밍을 50% 넘게 개선했다고 — 그것도 수개월이 아니라 수 주 만에 — 보고했다. 하버드, NYU, 조지아 공대의 교수들은 AlphaChip 접근법을 현대 칩 설계 연구의 "초석"으로 인용했다.

이것은 실험실의 진기한 구경거리가 아니다. 수백만 대의 기기에 출하되고 있는 양산 실리콘이다.

미시적 수준에서는 무슨 일이 일어나는가?

RL 혁명은 매크로 배치에서 멈추지 않는다. 그것은 프랙탈처럼 — 디지털 설계의 원자적 단위까지 쭉 내려간다.

NVIDIA의 NVCell 프레임워크는 강화 학습을 표준 셀 레이아웃에 적용한다 — NAND 게이트나 플립플롭 같은 기본 구성 블록 내부에 있는 트랜지스터와 배선의 내부 배열이다. 3nm과 2nm 노드에서 이런 셀들의 설계 규칙은 지독하게 복잡하다. NVCell은 다음과 같은 레이아웃을 생성한다: 면적이 92% 더 작거나 동등 — 사람이 직접 만든 전문가 설계와 비교해, 인간의 개입이 전혀 없이 말이다.

여기서 복리 효과는 막대하다. 표준 셀 라이브러리 자체를 축소하면, 그 라이브러리로 만든 모든 칩이 더 작아지고 더 효율적이 된다. 그것은 전체 설계 생태계에 전파되는 곱셈적 이점이다.

아키텍처에 대한 전체 기술적 분석 — Edge-GNN 정식화, MDP 상태 공간, 라우팅 프론티어를 포함해 — 을 보려면 우리의 연구 논문을 보라.

왜 그냥 Synopsys에서 이걸 사면 안 되는가?

사람들이 나에게 끊임없이 이걸 묻는다. Synopsys에는 DSO.ai가 있다. Cadence에는 Cerebrus가 있다. 기존 강자들이 이미 이 문제를 풀고 있는 것 아닌가?

여기 중요한 구분이 있다: 그 도구들은 기존 엔진의 손잡이를 최적화한다. 엔진을 교체하지는 않는다.

Synopsys DSO.ai는 설계 공간 탐색 도구다 — 표준 배치기를 서로 다른 파라미터 설정으로 여러 번 돌려 최선의 결과를 고른다. Cadence Cerebrus는 ML을 사용해 RTL-to-GDSII 플로우 단계들을 최적화한다. 둘 다 가치가 있다. 어느 쪽도 근본적으로 새로운 레이아웃을 생성하지 않는다. 그들은 내연 기관을 튜닝하고 있다. 우리는 전기 모터를 만들고 있다.

칩 설계를 위한 심층 RL은 에이전트가 배치 엔진이라는 뜻이다. 그것은 레거시 알고리즘을 설정하는 것이 아니라, 설계의 물리학으로 학습된 정책에 이끌려 배치 결정을 직접, 그것도 수백만 개를 내린다. 그렇게 해서 외계인 같은 레이아웃이 나온다. 그렇게 해서 수십 년간 업계를 가둬온 국소 최솟값에서 벗어난다.

AI 보조 EDA와 AI 네이티브 EDA의 차이는 경로를 제안하는 GPS와 자율주행차의 차이와 같다.

기존 강자들도 결국은 그 지점에 도달할 것이다 — 그래야만 한다. 하지만 지금 당장은, 심층 RL 역량을 자사 설계 플로우에 구축하는 기업들이 칩 세대마다 복리로 쌓이는 구조적 우위를 얻는 창(窓)이 열려 있다.

아무도 이야기하지 않는 신뢰 문제

이 전환에서 가장 어려운 부분을 다루지 않는다면 나는 정직하지 못한 것이다. 그리고 그것은 기술적인 것이 아니다. 그것은 문화적인 것이다.

20년 경력의 베테랑 엔지니어가 외계인 같은 레이아웃을 보고 묻는다: "에이전트는 왜 클록 디바이더를 저기에 뒀을까? 이건 환각인가?" 그 질문은 정당하다. 단 한 번의 결함 있는 테이프아웃이 수천만 달러를 날릴 수 있는 산업에서 "블랙박스를 믿어라"는 받아들일 수 있는 답이 아니다.

우리는 내가 설명가능성 계층이라고 생각하는 것을 구축하는 데 몇 달을 썼다 — 최종 레이아웃만 보여주는 것이 아니라 에이전트의 보상 궤적을 시각화하는 대시보드다. 어떤 제약 — 혼잡도, 타이밍, 열 — 이 특정 배치 결정을 이끌었는지 드러내는 민감도 맵이다. 엔지니어가 그 "이상한" 클록 디바이더 배치가 세 라우팅 레이어 위에 있던, 자신이 알아채지 못한 혼잡 핫스팟에 대한 계산된 대응이었음을 볼 수 있게 되면, 대화는 "이걸 못 믿겠다"에서 "이게 또 뭘 찾았는지 보여 달라"로 옮겨간다.

이것이 AI를 칩 설계에 들여오는 진짜 작업이다. 알고리즘이 아니다 — 그건 이미 발표되어 있다. 연산도 아니다 — 그건 신용카드 문제다. 진짜 작업은 평생을 손으로, 훌륭하게 이 일을 해온 사람들의 신뢰를 얻는 것이다. 그들에게 당신은 이제 쓸모없다고 말해서는 그렇게 할 수 없다. 그들이 보지 못했던 것을 보여줌으로써 그렇게 하는 것이다.

지저분한 데이터 문제

아무도 이야기하지 않는 또 다른 장벽은 데이터다. RL 에이전트는 굶주려 있다. 구글에는 지금까지 설계된 모든 TPU를 담은 통합 저장소라는 사치가 있었다. 대부분의 반도체 기업은 레거시 설계들이 여러 서버에 흩어져 있고, 서로 다른 파일 형식 — LEF/DEF, GDSII — 에, 일관성 없는 명명 규칙과 불완전한 문서를 가지고 있다.

Veriprajna에서 우리가 만드는 것의 상당 부분은 데이터 인프라다: 레거시 설계 파일을 수집하고, 정제·정규화하며, 훈련 데이터셋으로 변환하는 것이다. 한 기업의 테이프아웃 이력 — 지난 10년간의 모든 설계 결정, 모든 타이밍 수정, 모든 혼잡 우회책 — 은 제대로 구조화되면 경쟁 자산이 된다. 우리는 그것을 기업 두뇌(Corporate Brain)라고 부르며, 그것이 구글이 아닌 기업들에게 전이 학습이 작동하게 만드는 해자(moat)다.

포스트 무어 시대는 실제로 어떤 모습인가

여기 내 확신을 분명히 말하겠다: 트랜지스터를 훨씬 더 작게 만들 수 없다면, 훨씬 더 똑똑하게 배치해야 한다. 그것이 새로운 스케일링 법칙이다. 리소그래피 스케일링이 아니다. 복잡성 스케일링이다. 그리고 현대 칩 설계의 조합적 폭발을 헤쳐 나갈 수 있는 유일한 도구는 설계들 전반에 걸쳐 학습하고, 기억하고, 지식을 전이하는 지능이다.

미래의 엘리트 설계 팀은 수작업 레이아웃을 하는 50명의 엔지니어가 아니다. GPU 클러스터에서 RL 에이전트 함대를 이끌고, 인간이 그릴 수 있는 그 무엇도 능가하는 외계인 같은 레이아웃을 검토하며, 이어지는 각 칩을 이전보다 낫게 만드는 제도적 지식 기반을 구축하는 5명의 엔지니어다.

무어의 법칙은 물리학의 실패로 죽지 않았다. 설계 상상력의 실패로 멈춰 섰다. 강화 학습이 바로 우리가 놓치고 있던 그 상상력이다.

나는 이 전환을 저항과 흥분을 똑같은 무게로 느낄 만큼 가까이서 지켜봤다. 그것을 받아들이는 엔지니어들은 일을 못하던 사람들이 아니다 — 그들은 최고의 엔지니어들, 늘 도구가 자신들의 발목을 잡고 있다는 것을 알고 있던 이들이다. 그들은 외계인 같은 레이아웃을 보고 혼돈을 보지 않는다. 그들은 자신들이 늘 찾아 헤매던 답을, 자기 손으로는 결코 그릴 수 없었을 기하학으로 렌더링된 그 답을 본다.

보드가 놓였다. 말들이 움직이고 있다. 이제 에이전트가 플레이하게 할 시간이다.

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