那张看起来「画错了」的芯片布局，竟是我们见过最好的一张

凌晨两点，我盯着显示器上的一张芯片布局图，第一反应是：出了严重的差错。

存储宏散落各处，就像有人对着画布打了个喷嚏。逻辑簇聚成一团团无定形的斑块，违背了我多年研究硅架构所内化的每一条设计原则。没有整齐的列，没有对称的行，没有可辨识的“曼哈顿”网格——看上去只是一种井然有序的混乱。

然后我跑了仿真。线长：大幅下降。拥塞：几乎不存在。时序收敛：比我们团队用传统工具做出的任何结果都干净。这张看似糟糕的布局，按照每一项真正重要的物理指标来衡量，反而更好。

就在那一刻我明白了——是发自肺腑地明白，而不仅仅是理智上的——人类凭直觉设计芯片的时代正在终结。我也明白了，我正在创办的这家公司 Veriprajna，恰好瞄准了正确的问题。因为摩尔定律并非因缺乏物理学突破而走向消亡，而是因缺乏想象力而走向消亡。而强化学习拥有一种我们所没有的想象力。

摩尔定律究竟为何失灵了？

流行的说法很简单：晶体管无法再变小了。这话有一部分是对的——在 3nm 和 2nm 工艺节点上，你要对抗量子隧穿、漏电流以及热物理效应，它们让每一次进一步的缩小都变得呈指数级地更困难、更昂贵。

但大多数人都忽略了一点：晶体管已不再是瓶颈，导线才是。

在现代芯片中，信号穿过一个逻辑门只需皮秒级的时间。但要穿过连接各个部件的那些微小铜互连呢？那需要纳秒级的时间——足足长上几个数量级。这些微观导线的电阻与电容如今主导着延迟和功耗。这意味着，芯片上各部件的几何排布——也就是布局图——已成为决定芯片速度与能效的最重要的单一因素。

糟糕的布局无法靠更快的晶体管来挽救。布局本身就是性能。

当我们开始深入研读这些研究时，正是这一点对我冲击最大。几十年来，业界一直把布局规划当作一项下游任务——重要，但次要于光刻缩小那种壮举。如今缩小已经停滞，布局规划就成了全部的胜负所在。而我们一直用来做这件事的工具，还是上世纪 80 年代的产物。

运行在你手机里的那套 40 年前的算法

我得跟你聊聊模拟退火（Simulated Annealing），因为理解它的局限，就等于理解了为什么 AI 在这里如此重要。

模拟退火——简称 SA——是大多数商用电子设计自动化（EDA）工具中芯片布局背后的主力算法。它诞生于上世纪 80 年代，灵感来自冶金学中对金属加热再缓慢冷却以消除缺陷的工艺。该算法随机地把各个部件挪来挪去，逐渐“冷却”，最终稳定到一个解上。

这听起来很优雅。但在实践中，它有两个致命问题。

第一，它是无记忆的。每当你在一颗新芯片上运行 SA 时，它都是从零开始。它从上一颗设计过的芯片、或者再上一颗芯片那里，什么都没学到。想象一下，如果每次棋手坐到棋盘前，都忘掉自己下过的每一盘棋。那就是 SA。

第二，它会被困住。现代芯片的优化地形——数十亿个晶体管、成千上万条约束、在功耗、性能和面积上相互冲突的目标——是一片崎岖的地形，遍布山谷与山脊。SA 找到一个谷底就待在里面，无法察觉就在山脊那一侧还存在着一个深得多的谷底。它满足于“够好了”，因为它压根就看不见“很棒”。

我记得曾和一位资深的物理设计工程师聊过——他在这个行业里干了二十多年——他带着明显的挫败感对我说：“每次 SA 跑完之后，我都要花三周时间手动挪动那些宏单元，去修正工具搞错的地方。我成了一套算法的善后清洁工，而这套算法从我上大学到现在，根本没有过实质性的改变。”

这就是那道认知天花板。不仅仅是工具本身的局限，还有人为弥补这些局限所付出的代价。一队队专家工程师花上数周时间手工调整布局，烧掉数月的日历时间和数百万的薪资，只因为他们工作流核心处的那台优化引擎，在架构上根本没有能力找到最优解。

如果把芯片设计当成一场游戏会怎样？

正是这次重新定义，为我改变了一切。

2021 年，谷歌在《自然》杂志上发表了一篇论文，描述了 AlphaChip——一个深度强化学习智能体，它把芯片布局规划不当作一个优化问题，而当作一场游戏。棋盘就是硅晶圆，棋子就是网表中的各个部件——存储块、逻辑簇、I/O 接口。每一步落子，就是把一个部件放到某个具体坐标上。得分则是最终布局各项物理品质的综合：线长、拥塞、时序、热密度。

智能体把这场游戏玩上数百万次。而它会学习。

不是经验法则，不是启发式规则。它学到的是一套策略——一种深层的、经过模式匹配的直觉，知道东西该往哪儿放，这种直觉是通过与成本函数背后物理规律的原始交互中磨炼出来的。它学到，把内存控制器放在 I/O 附近可以降低延迟。它学到，算术单元的某些聚类模式能把拥塞降到最低。这些洞见没有一条是人类编程写进去的。智能体之所以发现它们，是因为这样做会得到奖励。

这背后的技术架构——基于边的图神经网络、马尔可夫决策过程的建模、奖励函数——我已经写在了我们的交互式白皮书里。但真正让我怔住的细节，并不是那些数学。而是迁移学习。

当谷歌用一组多样化的芯片模块——TPU 内核、内存控制器、PCIe 接口、开源的 RISC-V 设计——对该智能体进行预训练时，它并不只是在那些特定芯片上变得出色。它发展出了普适性原则——一套适用于布局规划的通则。当面对一个全新的、从未见过的 TPU 模块时，它不必从零开始。它带着直觉出发，并在数小时（而非数周）内收敛出一个超越人类的布局。

模拟退火在每次运行之后就把一切都忘了。而强化学习智能体每设计一颗芯片，都会变得更聪明。

那不是一次渐进式的改进。那是一种不同物种的工具。

那些真正管用的“异形”布局

接下来，故事变得真正诡异起来。

人类芯片设计师偏爱业界所称的“曼哈顿”式布局——整齐的直角网格、排成有序列的存储块、置于矩形区域内的逻辑。我们这样设计，是因为我们的大脑需要视觉上的秩序来驾驭复杂度。这种网格对电子流动而言并非最优，它只是对人类理解而言最优。

强化学习智能体没有这种约束。它们忠于的是物理规律，而不是美学。而它们生成的布局，坦白说，看上去像外星造物。宏单元散落成不规则的簇团。逻辑云团没有任何可辨的几何图案。这种排布方式，会让一名初级工程师被叫进经理办公室。

但当你去仿真这些“异形”布局时，它们始终稳定地胜过人类的设计。那种“混乱”，其实是一种更高形式的秩序——一种超优化，它以僵化的人类几何永远无法企及的方式，把关键信号网络的实际欧氏距离降到了最低。

早期，我曾就此和团队里的一位成员起过争执。他看着其中一张布局说：“这是幻觉。智能体搞糊涂了。”我说：“跑一下时序分析。”他跑了。零负裕量路径。这个智能体找到了一个在每一个可度量维度上都在物理上更优、但对训练有素的工程师而言却在美学上无法理解的解。

就在那一刻，我们开始把这称为“除颤器”效应。摩尔定律并不是因为我们用尽了物理规律而消亡的。它之所以停滞，是因为我们用尽了人类的设计想象力。强化学习智能体，向一个数十年来一直被困在人类认知模式里的过程，注入了非直觉的、物理最优的生命力。

谁已经在用它了——效果又如何？

谷歌内部使用 AlphaChip 的成果令人瞩目。跨越多代 TPU 设计——v5e、v5p，以及最新的 Trillium 一代——该智能体被用于越来越高比例的设计模块上。谷歌报告称，AlphaChip 带来了峰值算力提升 4.7 倍，以及能效提升 67%——这些都是 Trillium TPU 相比上一代所取得的成果。

但对整个行业而言最重要的验证，来自联发科（MediaTek）。

联发科是一家面向市场的无晶圆厂半导体公司——它没有谷歌那样近乎无限的算力预算，也没有自用的芯片项目。它面向竞争极其残酷的安卓智能手机市场，在这个市场里，5% 的续航提升或 2% 的芯片面积缩减，就足以决定你能否拿下一个设计订单。当联发科在其天玑 9400（Dimensity 9400）SoC 上采用了基于强化学习的布局规划，并报告出单核性能 +35%、功耗效率 +40%，以及在功耗降低 33% 的情况下实现 2 倍 AI 算力之后，整个行业都注意到了。联发科高管明确将功劳归于其“智能 EDA”和强化学习算法，正是它们促成了实现这些数字的布局——尤其是对 L3 缓存和内存控制器层级结构的优化布局。

三星代工（Samsung Foundry）报告称，采用类似的 AI 驱动流程，在关键模块上把功耗降低了 8%，并把时序改善了 50% 以上——而且是在数周而非数月内完成。来自哈佛、纽约大学和佐治亚理工的教授们，把 AlphaChip 方法称为现代芯片设计研究的一块“基石”。

这不是实验室里的稀奇玩意儿。这是量产芯片，正装在数以百万计的设备中出货。

在微观层面又发生了什么？

强化学习的革命并未止步于宏单元布局。它一路分形延伸下去——直抵数字设计中最基本的原子单元。

英伟达（NVIDIA）的 NVCell 框架将强化学习应用于标准单元布局——也就是 NAND 门、触发器这类基本构建单元内部晶体管与布线的排布方式。在 3nm 和 2nm 节点上，这些单元的设计规则复杂得令人痛苦。NVCell 生成的布局中，有 92% 在面积上更小或相等——相比专家手工打造的设计，且全程零人工干预。

这里的复合效应极为巨大。如果你缩小了标准单元库本身，那么用这个库构建的每一颗芯片都会变得更小、更高效。这是一种会在整个设计生态系统中层层传播的乘数级优势。

如需该架构完整的技术拆解——包括基于边的图神经网络（Edge-GNN）建模、MDP 状态空间以及布线前沿——请参阅我们的研究论文。

为什么你不能直接从新思科技（Synopsys）买到这项能力？

人们不断地问我这个问题。新思科技有 DSO.ai，铿腾电子（Cadence）有 Cerebrus。难道这些老牌厂商不是已经在解决这个问题了吗？

关键的区别在于：那些工具只是在优化现有引擎上的旋钮，它们并没有替换掉引擎本身。

Synopsys DSO.ai 是一款设计空间探索工具——它用不同的参数设置多次运行标准布局器，然后从中挑出最好的结果。Cadence Cerebrus 则用机器学习来优化从 RTL 到 GDSII 的流程步骤。两者都很有价值。但它们都不会生成根本上全新的布局。它们是在调校一台内燃机，而我们是在打造一台电动机。

用于芯片设计的深度强化学习意味着，智能体本身就是那台布局器。它不去配置某个遗留算法，而是直接做出布局决策——数以百万计的决策，由一套在设计物理规律上训练出来的、习得的策略所引导。这正是你能得到“异形”布局的原因。这也正是你能逃出困住整个行业数十年的局部最小值的原因。

AI 辅助的 EDA 与 AI 原生的 EDA 之间的区别，就好比一台只会推荐路线的 GPS，与一辆自动驾驶汽车之间的区别。

这些老牌厂商最终会走到那一步——他们别无选择。但就在当下，存在一个窗口期：那些把深度强化学习能力构建进自身设计流程的公司，将获得一种结构性优势，而这种优势会随着每一代芯片而不断复利累积。

无人愿谈的信任难题

如果我不去谈这场转型中最艰难的部分，那就是不诚实了——而它并不是技术层面的，而是文化层面的。

一位有着二十年经验的资深工程师，看着一张“异形”布局，问道：“为什么智能体要把时钟分频器放在那里？这是幻觉吗？”这个问题合情合理。在一个单次流片出错就可能损失数千万美元的行业里，“相信这个黑箱”并不是一个可以接受的答案。

我们花了数月时间，构建了我称之为可解释性层的东西——这些仪表盘不只展示最终布局，还把智能体的奖励轨迹可视化。还有敏感度图，揭示是哪些约束——拥塞、时序、热——驱动了具体的布局决策。当一位工程师能够看到，那个“古怪”的时钟分频器摆放，其实是对高出三个布线层、他此前未曾注意到的一个拥塞热点所做出的深思熟虑的回应时，对话就会从“我不信任它”转变为“让我看看它还发现了什么”。

这才是把 AI 引入芯片设计的真正工作。不是算法——那些都已经公开发表了。不是算力——那只是刷信用卡就能解决的问题。真正的工作，是赢得那些人的信任——他们用一双手，出色地做了这件事一整个职业生涯。你不能靠告诉他们“你们已经过时了”来做到这一点。你要靠向他们展示他们此前看不到的东西来做到。

肮脏数据的难题

另一个无人谈论的障碍是数据。强化学习智能体是“饥饿”的。谷歌拥有一种奢侈：一个统一的仓库，收录了有史以来设计过的每一颗 TPU。而大多数半导体公司的遗留设计散落在各个服务器上，采用不同的文件格式——LEF/DEF、GDSII——命名规范不一致，文档也不完整。

在 Veriprajna，我们所构建的很大一部分正是数据基础设施：吸纳遗留的设计文件，对其进行清洗和归一化，再把它们转化为训练数据集。一家公司的流片历史——过去十年里的每一个设计决策、每一次时序修复、每一个拥塞规避方案——一旦被恰当地结构化，就会成为一项竞争资产。我们称之为“企业大脑”，它正是那道护城河，让迁移学习也能为那些并非谷歌的企业发挥作用。

后摩尔时代究竟是什么样子

坦率地说，这就是我的信念：如果我们无法把晶体管做得小很多，那我们就必须把它们排布得聪明很多。这就是新的缩放定律。不是光刻缩放，而是复杂度缩放。而唯一能够驾驭现代芯片设计中组合爆炸的工具，是一种会学习、会记忆、并能在不同设计之间迁移知识的智能。

未来的精英设计团队，不是五十名工程师在做手工布局。而是五名工程师，在一个 GPU 集群上指挥一支强化学习智能体大军，审阅那些超越任何人类所能绘制的“异形”布局，并构建起让每一颗后续芯片都胜过前一颗的机构知识库。

摩尔定律并非死于物理学的失败，而是停滞于设计想象力的匮乏。强化学习，正是我们所缺失的那份想象力。

我一直近距离注视着这场转型，近到足以同时感受到其中的阻力与兴奋。那些拥抱它的工程师，并不是本职工作做得差的人——他们恰恰是最优秀的一批，是那些一直知道工具在拖自己后腿的人。他们看着一张“异形”布局，看到的不是混乱。他们看到的，是自己一直在苦苦追寻的答案，只不过它以一种他们的双手永远画不出来的几何形态呈现了出来。

棋盘已经摆好，棋子正在移动。是时候让智能体落子了。